Материал: 8-разрядные микроконтроллеры Atmel

ÊÒÖ-ÌÊ

Регистр USR обеспечивает только чтение информации о состоя нии UART.

• Bit 7 - RXC: UART Receive Complete - Прием завершен

Данный бит устанавливается в состояние 1 при пересылке пр инятого символа из сдвигового регистра приема в UDR. Бит устанавливается вне за висимости от отсутствия или наличия ошибок приема кадра. При установленном в UCR бит е RXCIE и установленном бите RXC выполняется прерывание по завершен ию приема UART. Бит RXC очищается при считывании UDR. При приеме данных инициирова нном прерыванием, подпрограмма обработки прерывания по завершению приема UART должна считать UDR, с тем, чтобы очистить RXC, иначе по окончании подпрограммы о бработки прерывания произойдет новое прерывание

• Bit 6 - TXC: UART Transmit Complete - Передача завершена

Данный бит устанавливается в состояние 1 когда весь симво л (включая стоповый бит) выведен из сдвигового регистра передачи и в UDR не записаны новые данные. Этот флаг используется при полудуплексном связном интерфейс е, когда оборудование передачи должно установить режим приема и освободить ком муникационную шину сразу после завершения передачи.

При установленном в регистре UCR бите TXCIE установка TXC приведет к выполнению прерывания по завершению передачи UART. Флаг TXC очищается аппа ратно при выполнении обработки соответствующего вектора прерыван ия. Очистить бит TXC можно записью в бит логической 1.

• Bit 5 - UDRE: UART Data Register Empty - Регистр данных пуст

Данный бит устанавливается в состояние 1 когда символ, зап исанный в UDR, пересылается в сдвиговый регистр передачи. Установка этого бита означа ет, что передатчик готов к получению нового символа для передачи.

Когда бит UDRIE в UCR установлен, до тех пор пока установлен UDRE, вып олняется прерывание по завершению передачи UART. Бит UDRE очищается при з аписи в UDR. При приеме данных инициированном прерыванием, подпрогра мма обработки прерывания по пустому регистру данных UART должна считать UDR, с тем, чтобы очистить UDRE, иначе по окончании подпрограммы прерывания произойдет новое прерывание. Во время сброса бит UDRE устанавливается в состояние 1 с тем, ч тобы индицировать готовность передатчика.

• Bit 4 - FE: Framing Error - Ошибка кадра

Данный бит устанавливается в состояние 1 при обнаружении условий ошибочного приема кадра, т.е. когда стоповый бит входящего символа в со стоянии 0. Бит FE очищается при приеме стопового бита с логическим уровнем 1.

• Bit 3 - DOR: Data OverRun - Переполнение данных

Бит DOR устанавливается в состояние 1 при обнаружении услови й переполнения, т.е. когда символ, уже находящийся в регистре UDR, не считан перед пересылкой нового символа из сдвигового регистра приема. Бит DOR буферирован, что означает, что он будет оставаться установленным пока не будут считаны пра вильные данные из UDR. Бит DOR очищается (сбрасывается в 0) когда данные приняты и пе ресланы в UDR.

119

ATMEL ÊÒÖ-ÌÊ

• Bits 2..0 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда покажут состояние 0.

РЕГИСТР УПРАВЛЕНИЯ UART - UCR - (UART Control Register)

•Bit 7 - RXCIE: RX Complete Interrupt Enable - Разрешение прерывания по

завершению приема

При установленном в состояние 1 бите RXCIE и установленном раз решении глобального прерывания установка бита RXC в регистре USR приведет к выполн ению прерывания по завершению приема.

•Bit 6 - TXCIE: TX Complete Interrupt Enable - Разрешение прерывания по завершению

передачи

При установленном в состояние 1 бите TXCIE и установленном раз решении глобального прерывания установка бита

TXC в регистре USR приведет к выполнению прерывания по заверше нию передачи.

•Bit 5 - UDRIE: UART Data Register Empty Interrupt Enable - Разрешение прерывания

по пустому регистру данных

При установленном в состояние 1 бите UDRIE и установленном раз решении глобального прерывания установка бита

UDRE в регистре USR приведет к выполнению прерывания по пустому регистру данных UART.

•Bit 4 - RXEN: Receiver Enable - Разрешение приемника

Установленный в состояние 1 бит RXEN разрешает приемник UART. Есл и приемник запрещен, то флаги статуса TXC, DOR и FE установить невозможно. Ес ли эти флаги установлены, то очистка бита RXEN не приведет к очистке этих ф лагов.

• Bit 3 - TXEN: Transmitter Enable - Разрешение передатчика

Установленный в состояние 1 бит TXEN разрешает передатчик UART. П ри запрещении передатчика во время передачи символа, передатчик не буде т заблокирован прежде, чем будут полностью переданы символ в сдвиговом регистре плюс любой находящийся в UDR следующий символ.

• Bit 2 - CHR9: 9 Bit Characters - Режим 9-разрядных символов

При установленном в состояние 1 бите CHR9 передаются и приним аются 9-разрядные символы плюс стартовый и стоповый биты. Девятые биты чита ются и записываются с использованием битов RXB8 и TXB8 (соответственно) регистра UCR. Дев ятый бит данных может использоваться как дополнительный стоповый бит ил и бит контроля четности.

• Bit 1 - RXB8: Receive Data Bit 8 - Прием 8-разрядных данных

При установленном в состояние 1 бите CHR9 бит RXB8 является девят ым битом данных принятого символа.

• Bit 0 - TXB8: Transmit Data Bit 8 - Передача 8-разрядных данных

При установленном в состояние 1 бите CHR9 бит TXB8 является девят ым битом данных передаваемого символа.

120

ÊÒÖ-ÌÊ

БОД-ГЕНЕРАТОР (Baud Rate Generator)

Бод-генератор представляет собой делитель, генерирующий импульсы передачи с частотой, определяемой выражением:

BAUD= fCK

16(UBRR+1), ãäå:

• BAUD = частота в бодах.

• fCK = частота кварцевого генератора.

• UBRR = содержимое регистра UBRR (Baud Rate register = 0 - 255).

При использовании стандартных кварцевых кристаллов, наи более часто используемые скорости передачи в бодах могут быть получе ны установками UBRR, представленными в Табл. 24. При установках UBRR, указанных в таб лице, реальные скорости в бодах будут иметь отличия менее 2% от стандартны х скоростей (показано в таблице полужирным шрифтом).

Таблица 24. Установки UBRR при различных стандартных частотах кварцевы х кристаллов

121

РЕГИСТР БОД-ГЕНЕРАТОРА UARTUBRR - (UART Baud Rate Register)

Регистр UBRR является 8-разрядным регистром, с возможностью ч тения/записи, определяющим скорость UART в соответствии с установками Таб л. 24.

Аналоговый компаратор

Аналоговый компаратор сравнивает уровни на положительн ом выводе PE2 (AC+) и отрицательном выводе PE3 (AC-). При напряжении на положител ьном выводе PE2 (AC+) большем, чем напряжение на отрицательном выводе PE3 (AC-), вы ход аналогового компаратора ACO устанавливается в состояние 1. В ыход компаратора может быть использован для управления входом захвата тай мера/счетчика1. Кроме того, компаратор может формировать свой запрос прерывани я. Пользователь может задать формирование запроса на прерывание по нарастающе му или падающему фронту или по переключению. Блок-схема аналогового компар атора, со схемами обрамления, показана на Рис. 45.

Рис. 45 Блок-схема аналогового компаратора.

122

ÊÒÖ-ÌÊ

РЕГИСТР СТАТУСА И УПРАВЛЕНИЯ АНАЛОГОВОГО КОМПАРАТОРА - ACSR - (The Analog Comparator Control and Status Register)

• Bit 7 - ACD: Analog Comparator Disable - Запрет аналогового компаратора

При установленном в состояние 1 бите ACD аналоговый компарат ор запрещен. Для выключения аналогового компаратора установку данного б ита можно производить в любое время. Отключение аналогового компаратора позволя ет снизить потребление в активном и Idle режимах. При изменении состояния бита ACD необ ходимо запрещать прерывание по аналоговому компаратору очисткой бита ACIE в р егистре ACSR. В противном случае при изменении состояния бита ACD может про изойти прерывание.

• Bit 6 - Res: Reserved bit - Зарезервированный бит

Этот бит в микроконтроллерах ATmega603/103 зарезервирован и при сч итывании всегда покажет состояние 0.

•Bit 5 - ACO: Analog Comparator Output - Выход аналогового компаратора

Бит ACO связан непосредственно с выходом компаратора.

•Bit 4 - ACI: Analog Comparator Interrupt Flag - Флаг прерывания по аналоговому

компаратору

Данный бит устанавливается в состояние 1 в случае формиро вания компаратором прерывания, определяемого ACIS1 и ACIS0. Подпрограмма обработки п рерывания по аналоговому компаратору будет выполняться при установл енном бите ACIE и установленном бите глобального прерывания в регистре SREG. Б ит ACI очищается аппаратно при выполнении соответствующего вектора обра ботки прерывания, Бит ACI можно очистить, также, записью во флаг логической 1.

Отметим однако, что при модификации других битов регистра ACSR командами

SBI или CBI бит ACI будет очищен, если он был установлен перед этими операциями.

•Bit 3 - ACIE: Analog Comparator Interrupt Enable - Разрешение прерывания по

аналоговому компаратору

При установленном бите ACIE и установленном бите глобальног о прерывания регистра SREG активируется прерывание по аналоговому компаратору. Пр и сброшенном бите ACIE прерывание запрещено.

•Bit 2 - ACIC: Analog Comparator Input Capture enable - Разрешение входа захвата

аналогового компаратора

Установленный в состояние 1 бит ACIC разрешает срабатывание функции захвата входа таймера/счетчика1 по переключению аналогового комп аратора. В этом случае выход аналогового компаратора подсоединяется непосредс твенно ко входной цепи логики захвата входа, что обеспечивает использование фун кций подавления шума и выбора вида срабатывания прерывания по захвату входа тай мера/счетчика1. При очищенном бите ACIC соединения нет. Для запуска прерывания п о захвату входа таймера/счетчика1 бит TICIE1 в регистре масок прерываний TIMSK дол жен быть установлен в состояние 1.

•Bits 1,0 - ACIS1, ACIS0: Analog Comparator Interrupt Mode Select - Выбор режима

прерывания по аналоговому компаратору

Эти биты определяют характер события компаратора, при кот ором запускается

123