Материал: 8-разрядные микроконтроллеры Atmel
ATMEL |
ÊÒÖ-ÌÊ |
как вход, подключение нагрузочного резистора управляетс я битом PORTB2. Подробности см. в описании SPI порта.
• SCK - PORTB, Áèò 1
Выход тактового сигнала в ведущем режиме SPI канала, вход та ктового сигнала в ведомом режиме SPI канала. При SPI разрешенном как ведомый этот бит кон фигурируется как вход, независимо от состояния бита DDB1. При разрешении SPI как в едущего направление данных на этом выводе управляется битом DDB1 и, е сли вывод определен как вход, подключение нагрузочного резистора управляетс я битом PORTB1. Подробности см. в описании SPI порта.
• SS - PORTB, Áèò 0
Вход выбора порта как ведомого. При SPI разрешенном как ведо мый этот бит конфигурируется как вход, независимо от состояния бита DDB0. Как ведомый SPI активируется когда на этот вход подан низкий уровень. При SPI разрешенном в качестве ведущего, направление данных на этом выводе управляется с остоянием бита DDB0. Если вывод определен как вход, подключение нагрузочного р езистора управляется битом PORTB0. Подробности см. в описании SPI порта.
СХЕМОТЕХНИКА ПОРТА B
Каждый из выводов порта синхронизирован, однако на рисунк е защелка синхронизации не показана.
|
|
|
RD |
|
|
|
Нагрузочный |
|
|
|
|
|
MOS |
|
|
|
|
|
резистор |
|
|
|
|
|
|
Сброс |
|
||
|
|
Q |
R |
D |
|
|
|
DDB0 |
|
|
|
|
|
|
C |
|
|
|
|
|
WD |
|
данных |
|
PB0 |
Q |
R |
D |
|
|
|
Сброс |
|
||
|
|
PORTB0 |
Øèíà |
||
|
|
|
C |
|
|
|
|
RL |
WP |
|
|
|
|
|
|
|
|
|
|
RP |
|
|
|
|
|
|
|
|
MSTR |
WP: Запись PORTB |
|
|
|
SPE |
|
|
|
|
|
||
WD: Запись DDRB |
|
|
|
SPI SS |
|
RL: |
Чтение фиксатора PORTB |
|
|
|
|
|
|
|
|
||
RP: |
Чтение состояния вывода PORTB |
|
|
|
|
RD: |
Чтение DDRB |
|
|
|
|
MSTR:Разрешение ведущего режима SPI |
|
|
|
|
|
SPE: Разрешение SPI
Рис. 49 Схема организации вывода порта B (вывод PB0)
134
ÊÒÖ-ÌÊ
RD
Нагрузочный MOS резистор
Сброс
Вывод
PÂ1
Q R D
DDB1
C
WD
Сброс
Q R D
PORTB1
C
WP
RL
RP
Шина данных
WP: Запись PORTB
WD: Запись DDRB
RL: Чтение фиксатора PORTB
RP: Чтение состояния вывода PORTB RD: Чтение DDRB
MSTR:Разрешение ведущего режима SPI SPE: Разрешение SPI
MSTR
SPE
Выход тактового сигнала SPI
Вход тактового сигнала SPI
Рис. 50 Схема организации вывода порта B (вывод PB1)
|
Нагрузочный |
|
RD |
|
|
|
|
|
|
|
|
|
MOS |
|
|
|
|
|
резистор |
|
|
|
|
|
|
Сброс |
|
||
|
|
Q |
R |
D |
|
|
|
DDB2 |
|
|
|
|
|
|
C |
|
|
|
|
WD |
|
данных |
|
|
Вывод |
Q |
R |
D |
|
|
|
Сброс |
|
||
|
PÂ2 |
PORTB2 |
Øèíà |
||
|
|
||||
|
|
|
C |
|
|
|
|
RL |
WP |
|
|
|
|
|
|
|
|
|
|
RP |
|
|
|
WP: |
Запись PORTB |
|
|
|
MSTR |
WD: |
Запись DDRB |
|
|
|
SPE |
|
|
|
Выход SPI в |
||
RL: |
Чтение фиксатора PORTB |
|
|
|
|
|
|
|
ведущем режиме |
||
RP: |
Чтение состояния вывода PORTB |
|
|
|
|
|
|
|
|
||
RD: |
Чтение DDRB |
|
|
|
|
MSTR: Разрешение ведущего режима SPI |
|
|
|
Âõîä SPI â |
|
|
|
|
|
|
|
SPE: |
Разрешение SPI |
|
|
|
ведомом режиме |
Рис. 51 Схема организации вывода порта B (вывод PB2)
135
ATMEL |
ÊÒÖ-ÌÊ |
|
RD |
Нагрузочный MOS резистор
Сброс
Вывод
PÂ3
Q R D 
DDB3
C
WD
Сброс
Q R D 
PORTB3
C
WP
RL
RP
Шина данных
WP: |
Запись PORTB |
WD: |
Запись DDRB |
RL: |
Чтение фиксатора PORTB |
RP: |
Чтение состояния вывода PORTB |
RD: |
Чтение DDRB |
MSTR: Разрешение ведущего режима SPI |
|
SPE: |
Разрешение SPI |
MSTR
SPE
Вход SPI в ведомом режиме
Выход SPI в ведущем режиме
|
Рис. 52 Схема организации вывода порта B (вывод PB3) |
|
|||
|
Нагрузочный |
|
RD |
|
|
|
|
|
|
|
|
|
MOS |
|
|
|
|
|
резистор |
|
|
|
|
|
|
Сброс |
|
||
|
|
Q |
R |
D |
|
|
|
DDB4 |
|
|
|
|
|
|
C |
|
|
|
|
|
WD |
|
данных |
|
Вывод |
Q |
R |
D |
|
|
|
Сброс |
|
||
|
PÂ4 |
PORTB4 |
Øèíà |
||
|
|
||||
|
|
|
C |
|
|
|
|
RL |
WP |
|
|
|
|
|
|
|
|
|
|
RP |
|
|
|
WP: |
Запись PORTB |
|
|
COM01 |
|
WD: |
Запись DDRB |
|
|
COM01 |
|
RL: |
Чтение фиксатора PORTB |
Выбор режима |
|
Совпадение |
|
RP: |
Чтение состояния вывода PORTB |
выхода |
|
при сравнении 0 |
|
|
|
|
|
||
RD: |
Чтение DDRB |
|
|
|
|
|
Рис. 53 Схема организации вывода порта B (вывод PB4) |
|
|||
136
ÊÒÖ-ÌÊ |
|
|
|
|
|
Нагрузочный |
RD |
|
|
|
|
|
|
|
|
MOS |
|
|
|
|
резистор |
|
|
|
|
|
Сброс |
|
|
|
|
Q R |
D |
|
|
|
DDBn |
|
|
|
|
C |
|
|
|
|
WD |
|
|
|
|
Сброс |
данных |
|
|
Вывод |
Q R |
D |
|
|
PÂn |
PORTBn |
Øèíà |
|
|
|
C |
|
|
|
|
|
|
|
|
|
WP |
|
|
|
|
RL |
|
|
|
|
RP |
|
|
WP: |
Запись PORTB |
|
|
|
WD: |
Запись DDRB |
|
|
|
RL: |
Чтение фиксатора PORTB |
|
COM1X0 |
|
RP: |
Чтение состояния вывода PORTB |
|
COM1X1 |
|
RD: |
Чтение DDRB |
Выбор режима |
Совпадение |
|
n: |
5, 6 |
выхода |
при сравнении 1X |
|
X: |
A,B |
|
|
|
|
Рис. 54 Схема организации выводов порта B (выводы PB5 и PB6) |
|||
|
Нагрузочный |
RD |
|
|
|
|
|
|
|
|
MOS |
|
|
|
|
резистор |
|
|
|
|
|
Сброс |
|
|
|
|
Q R |
D |
|
|
|
DDB7 |
|
|
|
|
C |
|
|
|
|
WD |
|
|
|
|
Сброс |
данных |
|
|
Вывод |
Q R |
D |
|
|
PÂ7 |
PORTB7 |
Øèíà |
|
|
|
C |
|
|
|
|
|
|
|
|
|
WP |
|
|
|
|
RL |
|
|
|
|
RP |
|
|
WP: |
Запись PORTB |
|
|
|
WD: |
Запись DDRB |
|
COM20 |
|
RL: |
Чтение фиксатора PORTB |
|
COM21 |
|
RP: |
Чтение состояния вывода PORTB |
Выбор режима |
Совпадение |
|
RD: |
Чтение DDRB |
выхода |
при сравнении 2 |
|
|
|
|
||
|
Рис. 55 Схема организации вывода порта B (вывод PB7) |
|
||
137
ATMEL ÊÒÖ-ÌÊ
Ïîðò C
Порт C представляет собой 8-разрядный выходной порт.
Кроме основной функции выводы порта C выполняют дополните льную функцию обеспечения взаимодействия с внешней дополнительной SRAM. П ри использовании внешней SRAM через выводы порта C выводится старший байт адре са внешней SRAM.
РЕГИСТР ДАННЫХ ПОРТА C - PORTC |
|
|
|
|
|
||||
Áèò |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
$15 ($35) |
PORTC7 |
PORTC6 |
PORTC5 |
PORTC4 |
PORTC3 |
PORTC2 |
PORTC1 |
PORTC0 |
PORTC |
Чтение/Запись |
R/W |
R/W |
R/W |
R/W |
R/W |
R/W |
R/W |
R/W |
|
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
Вывод PCn
WP: Запись PORTC
RL: Чтение фиксатора PORTC
A:Адрес SRAM
SRE: Разрешение внешней SRAM
n:0 - 7
Сброс |
данных |
||
Q |
R |
D |
|
PORTCn |
Øèíà |
||
|
C |
|
|
|
|
|
|
RL |
WP |
|
|
|
|
|
|
|
|
SRE |
|
|
|
An |
|
Рис. 56 Схема организации выводов порта C (выводы PC0 - PC7)
Ïîðò D
Порт D является 8-разрядным двунаправленным I/O портом и осна щен встроенными нагрузочными резисторами.
Взаимодействие с портом D осуществляется тремя расположе нными в пространстве I/O памяти данных регистрами: регистром данны х - PORTD, $12($32), регистром направления данных - DDRD, $11($31) и регистром адресов в ыводов входа - PIND, $10($30). Регистр адресов выводов входа порта D обеспечивает в озможность только чтения, регистры данных и направления данных порта D обеспечивают возможность и чтения и записи.
Выходные буферы выводов порта D обеспечивают втекающий то к до 40 мА. Если выводы с PD0 по PD7 используются в качестве входов и внешн им сигналом удерживаются на низком уровне, то вытекающий ток обеспечи вается подключением нагрузочных резисторов. Выводы порта D могут выполнять, до полнительные к основной, представленные в таблице.
При использовании выводов порта для дополнительных функ ций, их функционирование определяется установками регистров DDRD и PORTD.
138