5. Указания по оформлению отчета

Отчет оформляется в виде пояснительной записки на листах формата А4 (210 × 297 мм). Необходимо дома подготовить заготовку отчета по всей работе. Заготовка отчета должна содержать номер, цель и содержание работы, все пункты домашних заданий и результаты их выполнения все пункты лабораторных заданий и свободное место для их выполнения.

Дополнительно в отчете необходимо сделать выводы по результатам проделанной работы. Рисунки и графики выполнять на отдельных листах А4, на которых, если позволяет место, может быть размещено по несколько рисунков. Рисунки вкладывать в отчет после первой ссылки по тексту.

6. Контрольные вопросы к лабораторным заданиям

1. Что необходимо знать для проектирования топологии МДП-транзистора?

2. Из каких слоев состоит МДП-транзистор в топологии кристалла?

3 Как определить длину и ширину транзистора по топологии?

6. В чем различие топологического проектирования n-типа транзистора от p-типа?

Библиографический список

1. Степаненко И.П. Основы микроэлектроники: учеб. пособие / И.П. Степаненко. 2-е изд. перераб. и доп. – М.: Лаборатория Базовых Знаний, 2001г. – 487с.

2. Ефимов И.Е. Основы микроэлектроники: учебник / И.Е. Ефимов, И.Я. Козырь. 3-е изд. стер. – СПб.: «Лань», 2008. – 384с.

3. Коледов Л.А. Технология и конструкция микросхем, микропроцессоров и микросборок: учеб. пособие / Л.А. Коледов. 3-е изд. стер. – СПб.: «Лань», 2009. – 400с.

4. Рубаи. Цифровые Интегральные схемы: методология проектирования./ Рубаи, Чандракасан, Николич. 2-е издание.: Пер. с англ. – М.: ООО «И.Д. Вильямс», 2007. – 912 с.

ЛАБОРАТОРНАЯ РАБОТА № 4

ВЕРИФИКАЦИЯ ТОПОЛОГИИ ИНТЕГРАЛЬНЫХ СХЕМ

1. ОБЩИЕ УКАЗАНИЯ

1. Цель работы

Изучение правил проверки и верификации проекта средствами DRC (Design Rule Check). Освоение проектирования топологии в среде Cadence Virtuoso.

2. Содержание работы

Основным содержанием работы является ознакомление с верификацией топологии интегральной схемы, изучение структуры и маршрута верификации. Проектирование топологии осуществляется с помощью САПР Cadence Virtuoso. Проверка конструкторских норм осуществляется в Assura.

Обучение осуществляется в процессе выполнения домашних и лабораторных заданий. Контроль усвоения полученных студентами знаний и навыков производиться при собеседовании путем оценки ответов на контрольные вопросы, а также при выполнении лабораторной работы.

Время выполнения домашних заданий 3 ч. Общее время на выполнение лабораторных заданий, включая собеседование и отчет по лабораторной работе 4ч.

1.3. Указания по технике безопасности

В процессе работы необходимо соблюдать общие правила техники безопасности при работе с электроустановками напряжением до 1000 В.

2. Домашние задания и методические указания по их выполнению

2.1. Задание №1

Ознакомиться с процессом верификации. В заготовку отчета занести основные этапы верификации.

Методические указания по выполнению первого задания.

Для выполнения задания необходимо ознакомиться с материалом /1, с. 480-487/.

Верификация – это проверка топологии на конструкторско-технологические нормы проектирования. Так же верификация - это один из самых важных процессов проектирование интегральных схем. В САПР Cadence Virtuoso используется программный продукт Assura.

Assura DRC (Design Rule Checker) - эта программа позволяет проверять, идентифицировать и корректировать нарушения конструкторско-технологических норм. Assura DRC позволяет эффективно проверять топологии высокой сложности, в том числе и топологии со сложной иерархической структурой. Она поддерживает шаблоны правил проверки, что облегчает написание наиболее сложных из них. Программа может работать в интерактивном и независимом режимах. Иерархические проверки позволяют более тщательно производить контроль топологии аналоговых микросхем.

Assura LVS (Layout Versus Schematic) - эта программа позволяет проверять, идентифицировать, и корректировать ошибки, связанные с проверкой на ошибки принципиальной схемы, извлеченного из топологии аналоговой микросхемы. Результаты прохода Assura LVS можно открыть в отладочной программе, исправлять ошибки и контролировать их исправление. Программа поддерживает топологии схем со смешанными сигналами (аналоговая и цифровая часть на одном кристалле). Предусмотрены средства анализа плотности распределения металла.

Топологию интегральной схемы проектируют в соответствии с некоторыми правилами. Они представляют из себя набор геометрических рекомендаций и ограничений, выполнение которых необходимо для правильной реализации топологии. Правила проектирования учитывают ограниченную точность конкретной технологии, возникающую из-за таких технологических погрешностей, как плохое выравнивание маски, нелинейность маски, диффузия, оптическое разрешение, дифракция и др. Правила проектирования позволяют добиваться оптимального соотношения между производительностью и качеством. Также при травлении металла должно быть удалено достаточное количество материала, чтобы предотвратить короткие замыкания или появление паразитных элементов между двумя соседними проводниками.

Правила проектирования определяют следующие ключевые соотношения для элементов топологии.

1. Ширина элемента W_min (рис. 1, а) – это минимальная ширина, допустимая для каждого элемента. Данное правило защищает от “исчезновения” узкие элементы при их изготовлении. Например, существует правило, определяющее минимальную ширину поликремниевого затвора транзистора, и правило, определяющее минимальный размер контакта металл–поликремний.

2. Расстояние между элементами ∆W_min (рис. 1, б) – это минимальное расстояние между двумя элементами. Это правило предотвращает короткие замыкания. Элементы могут быть выполнены в одном слое или в разных слоях. Например, существует правило определяющее минимальное расстояние между двумя металлическими проводниками или правило, определяющее минимальное расстояние между поликремнием и диффузионным слоем.

Рис. 1. Ширина элемента (а), расстояние между элементами (б)

3. Наложение элементов W_in,min (рис. 2, а) – это минимальное расстояние между краями двух элементов, один из которых лежит внутри другого. Это правило предотвращает несовпадение двух элементов. Например, существует правило, определяющее наложение контакта на слой металла.

4. Превышение длины W_ex,min (рис. 2, б) – это минимальное превышение длины одного элемента, наложенного на другой элемент. Правила этого типа гарантируют, что два элемента полностью перекрываются. Например, существует правило, гарантирующее, что поликремниевый затвор всегда пересекает активную область.

Рис. 2. Наложение элементов (а) и превышение длины (б)

Вышеперечисленные четыре категории правил проектирования определены для всех слоев, используемых данной технологией. Также некоторые правила требуют, чтобы конкретные величины в точности были равны определенным значениям.

Для проверки топологии на соответствие правилам проектирования был использован продукт Assura RF компании Cadence Design Systems.

3. Вопросы к домашнему заданию

1.Что такое верификация?

2.Что такое DRC верификация?

3.Что такое LVC верификация?

4.В чем отличие DRC от LVC верификации?

5.Какая программа верификатор используется в САПР Cadence Virtuoso?

5.Какие примеры конструкторско-технологических норм проектирования интегральных схем вы знаете?

6.Какое программное обеспечение используется для верификации в Cadence Virtuoso?

4. Лабораторные задания и методические указания по их выполнению

4.1. Задание №1

Провести верификацию элемента. Для этого необходимо запустить Cadence Virtuoso. Создать новую ячейку (Cell) для топологии (layout), и добавить один из элементов диод, резистор или транзистор с помощью функции Instance из библиотеке gpdk090.

Далее в меню Assura и запускаем Assura DRC. Важно, чтобы окно Assura выглядело аналогично рис. 3. Обратить внимание на такие параметры как Rules File, Run Directory. Данные в этих окнах должны соответствовать данным в окнах на рис. 3. Если есть несовпадения, требуется заполнить окна вручную.

Рис. 3. Assura DRC

Нажимаем, ОK. Процесс верификации может занять некоторое количество времени.

После того как верификация завершена вам предложат посмотреть найденные ошибки.

Рис. 4. Результат DRC верификации резистора

Ошибка на рис. 4 говорит о том, что нет подключения к подложке. Это проблема решается с помощью подключения резистора к слою метала.

Рис. 5. Результат DRC верификации МДП транзистора.

Ошибки на рис. 5 говорят о том, что нет подключения к подложке, и что площадь метала должна быть больше чем 0.07 мкм.

5. Указания по оформлению отчета

Отчет оформляется в виде пояснительной записки на листах формата А4 (210 × 297 мм). Необходимо дома подготовить заготовку отчета по всей работе. Заготовка отчета должна содержать номер, цель и содержание работы, все пункты домашних заданий и результаты их выполнения все пункты лабораторных заданий и свободное место для их выполнения. Дополнительно в отчете необходимо сделать выводы по результатам проделанной работы. Рисунки и графики выполнять на отдельных листах А4, на которых, если позволяет место, может быть размещено по несколько рисунков. Рисунки вкладывать в отчет после первой ссылки по тексту.

6. Контрольные вопросы к лабораторным заданиям

1. Каковы этапы верификации в САПР Cadence Virtuoso?

2. Как запустить программу верификации Assura ?

3. Зачем необходимо использовать верификацию?

4. Что такое верификация?

5. Назовите наиболее частые ошибки в конструкторско-технологических нормах?