Материал: 9492_Скотаренко_ЛР3_ЦЭ_отчёт_В-23

Вывод:

В данной лабораторной работе мы познакомились с событийной конструкцией always и научились создавать простейшие ячейки памяти – RS и DL-триггеры на языке Verilog.