Материал: ЭИС лаб 7_данные_удалены

Рисунок 1.5.1 – Схема из RTL viewer для кода на VHDL

1.6 Моделирование устройства, описанного кодом HDL

На рисунке 1.6.1 представлено моделирование устройства, описанного кодом VHDL, в двух режимах работы Timing и Functional.

Рисунок 1.6.1 – Моделирование в режиме Timing

Рисунок 1.6.2 – Моделирование в режиме Functional

6

2 АСИНХРОННЫЙ СЧЁТЧИК С ВЫХОДНЫМ БУФЕРОМ

2.1 Таблица истинности

В таблице 2.1 представлена таблица истинности асинхронного счётчика.

Таблица 2.1 – Таблица истинности для асинхронного счётчика

7

2.2 Функциональная схема

На рисунке 2.2.1 представлено изображение функциональной схемы асинхронного счётчика.

Рисунок 2.2.1 – Функциональная схема асинхронного счётчика

2.3 Моделирование функциональной схемы

На рисунке 2.3.1 и 2.3.2 представлено моделирование функциональной схемы асинхронного счётчика, в двух режимах работы.

Рисунок 2.3.1 – Моделирование в режиме Timing

Рисунок 2.3.2 – Моделирование в режиме Functional

2.4 Код на HDL

На рисунке 2.4.1 представлен код описания устройства на VHDL. 8

Рисунок 2.4.1 – Код описания устройства на VHDL

2.5 Схема из RTL viewer для кода на HDL

На рисунке 2.5.1 представлено изображение схемы из RTL viewer для кода на VHDL.

Рисунок 2.5.1 – Схема RTL viewer

2.6 Моделирование устройства, описанного кодом VHDL

На рисунках 2.6.1 и 2.6.2 представлено изображение моделирования асинхронного счётчика, описанного на VHDL, в двух режимах работы.

9

Рисунок 2.6.1 – Моделирование асинхронного счётчика в режиме Timing

Рисунок 2.6.2 – Моделирование асинхронного счётчика в режиме Functional

3 СИНХРОННЫЙ СЧЁТЧИК С ВЫХОДНЫМ БУФЕРОМ

3.1Таблица истинности

Втаблице 3.1 представлена таблица истинности, для синхронного счётчика с выходным буфером.

Таблица 3.1 – таблица истинности для синхронного счётчика