Материал: 3 лаба (2)_данные_удалены
Министерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)
ШИФРАТОРЫ И ДЕШИФРАТОРЫ
Отчет по лабораторной работе №2 по дисциплине «Электроника и схемотехника 2»
Вариант №18
Студент гр.
__.__.2022
Руководитель
__.__.2022
Томск 2022
Введение
Цель работы –научиться создавать мультиплексоры и демультиплексоры на разных базисах, а также реализовать функцию на мультиплексоре и шифраторе.
Постановка задачи. Составить таблицы истинности для схем согласно варианту. Написать формулы для всех выходов в СДНФ или СКНФ. Собрать схемы согласно формулам, приведенным к базису согласно варианту. Так же требуется промоделировать каждую схему в двух режимах.
2
1. МУЛЬТИПЛЕКСОР 8-1
1.1ТАБЛИЦА ИСТИННОСТИ
Втаблице 1.1.1 приведена таблица истинности для мультиплексора8-1(8 входов и 1 выхода).
Таблица 1.1.1 – таблица истинности мультиплексора8-1
|
|
|
|
|
Входы |
|
|
|
|
|
Выход |
|
E |
x7 |
x6 |
x5 |
x4 |
x3 |
x2 |
x1 |
x0 |
a2 |
a1 |
a0 |
F |
1 |
x |
x |
x |
x |
x |
x |
x |
b0 |
0 |
0 |
0 |
b0 |
1 |
x |
x |
x |
x |
x |
x |
b1 |
x |
0 |
0 |
1 |
b1 |
1 |
x |
x |
x |
x |
x |
b2 |
x |
x |
0 |
1 |
0 |
b2 |
1 |
x |
x |
x |
x |
b3 |
x |
x |
x |
0 |
1 |
1 |
b3 |
1 |
x |
x |
x |
b4 |
x |
x |
x |
x |
1 |
0 |
0 |
b4 |
1 |
x |
x |
b5 |
x |
x |
x |
x |
x |
1 |
0 |
1 |
b5 |
1 |
x |
b6 |
x |
x |
x |
x |
x |
x |
1 |
1 |
0 |
b6 |
1 |
b7 |
x |
x |
x |
x |
x |
x |
x |
1 |
1 |
1 |
b7 |
0 |
x |
x |
x |
x |
x |
x |
x |
x |
x |
x |
x |
0 |
1.2ФОРМУЛА
= 0 ∩ 2 ∩ 1 ∩ 0 1 ∩ 2 ∩ 1 ∩ 0 2 ∩ 2 ∩ 1 ∩ 0 3 ∩ 2
∩1 0 4 ∩ 2 ∩ 1 ∩ 0 5 ∩ 2 ∩ 1 ∩ 0 6 ∩ 2
∩1 ∩ 0 7 ∩ 2 ∩ 1 ∩ 0
Приведенная формула в базисе И-НЕ:
= ( ∩ 0 ∩ 2 ∩ 1 ∩ 0) ∩ ( ∩ 1 ∩ 2 ∩ 1 ∩ 0) ∩
∩( ∩ 2 ∩ 2 ∩ 1 ∩ 0) ∩ ( ∩ 3 ∩ 2 ∩ 1 0) ∩
∩( ∩ 4 ∩ 2 ∩ 1 ∩ 0) ∩ ( ∩ 5 ∩ 2 ∩ 1 ∩ 0) ∩
∩( ∩ 6 ∩ 2 ∩ 1 ∩ 0) ∩ ( ∩ 7 ∩ 2 ∩ 1 ∩ 0)
1.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 1.3.1 представлена функциональная схема.
3
Рисунок 1.3.1 – Функциональная схема
E, x[7..0], a[2..0] – являются входами, F – выходом, дающими результат схемы.
1.4 МОДЕЛИРОВАНИЕ
На рисунке 1.4.1 представлено моделирование схемы в режиме Timing.
Рисунок 1.4.1 – моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключателя, из-за чего результат немного искажается
4
от идеального. Сравнивания рисунок 1.4.1 и таблицу истинности 1.1.1, можно сделать вывод, что результаты совпадают.
На рисунке 1.4.2 представлено моделирование схемы в режиме Functional.
Рисунок 1.4.2 моделирование в режиме Functional
Один временной интервал равняется 100 наносекунд. Если сравнивать моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности.
1.5 КОД НА HDL
Ниже представлен код схемы на SystemVerilog HDL: module MUX_8_1sv(
input logic [7:0] x, input logic [2:0] a, output logic F); assign F = x[a]; endmodule
x[7..0], a[2..0] – является входами, F – выходом, выдающими результат схемы.
1.6 СХЕМА ДЛЯ КОДА HDL
На рисунке 1.6.1 представлена схема для кода HDL в RTL viewer.
Рисунок 1.6.1 – схема из RTL viewer для кода HDL 5