Материал: 3 лаба (2)_данные_удалены

1.7 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ HDL

На рисунке 1.7.1 представлено моделирование кода в режиме Timing.

Рисунок 1.7.1 – моделирование схемы в режиме Timing

Из рисунка можно увидеть, что есть полная схожесть с таблицей истинности, а также с моделированием по схеме.

1.8ТАБЛИЦА ИСТИННОСТИ МАСШТАБИРУЕМОГО УСТРОЙСТВА

Втаблице 1.8.1 приведена таблица истинности для масштабируемого мультиплексора16-2(16 входов и 2 выхода).

Таблица 1.8.1 – таблица истинности масштабируемого мультиплексора16-2

1.9 ФУНКЦИОНАЛЬНАЯ СХЕМА МАСШТАБИРУЕМОГО УСТРОЙСТВА

На рисунке 1.9.1 представлена функциональная схема масштабируемого устройства MUX.

6

Рисунок 1.9.1 – функциональная схема масштабируемого устройства E1, E2, x[15..0], a[2..0] – являются входами, F1, F2 – являются выходами,

дающими результат схемы.

1.10 МОДЕЛИРОВАНИЕ МАСШТАБИРУЕМОГО УСТРОЙСТВА

На рисунке 1.10.1 представлено моделирование схемы в режиме Timing.

Рисунок 1.10.1 – моделирование в режиме Timing

Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключателя, из-за чего результат немного искажается от идеального. Сравнивания рисунок 1.10.1 и таблицу истинности 1.8.1, можно сделать вывод, что результаты совпадают.

На рисунке 1.10.2 представлено моделирование схемы в режиме Functional.

7

Рисунок 1.10.2 моделирование в режиме Functional

Один временной интервал равняется 100 наносекунд. Если сравнивать моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности.

1.11 КОД НА HDL МАСШТАБИРУЕМОГО УСТРОЙСТВА

Ниже представлен код схемы на VHDL: module MUX_16_2sv(

input logic [15:0] D, input logic [2:0] a, output logic F1, output logic F2);

MUX_8_1sv low (D[7:0], a[2:0], F2); MUX_8_1sv high (D[15:8], a[2:0], F1); endmodule

D[15..0], a[2..0] – является входами,F1, F2 – выходами, выдающими результат схемы.

1.12 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL МАСШТАБИРУЕМОГО УСТРОЙСТВА

На рисунке 1.12.1 представлена схема из RTL viewer для кода HDL масштабируемого устройства.

8

Рисунок 1.12.1 – схема из RTL Viewer для кода HDL

1.13 МОДЕЛИРОВАНИЕ МАСШТАБИРУЕМОГО УСТРОЙСТВА, ОПИСАННОГО КОДОМ HDL

На рисунке 1.13.1 представлено моделирование масштабируемого устройства, описанного кодом HDL.

Рисунок 1.13.1 – моделирование масштабируемого устройства

9

2.ДЕМУЛЬТИПЛЕКСОР 1-4

2.1ТАБЛИЦА ИСТИННОСТИ

Втаблице 2.1.1 приведена таблица истинности для демультиплексора1-4(1 вход и 4 выхода).

Таблица 2.1.1 – таблица истинности демультиплексора 1-4

2.2 ФОРМУЛА

3 = ∩ ∩ 1 ∩ 0 2 = ∩ ∩ 1 ∩ 0 1 = ∩ ∩ 1 ∩ 0

3 = ∩ ∩ 1 ∩ 0

Формулы в базисе ИЛИ-НЕ:

3 = 1 0 2 = 1 0 1 = 1 0 0 = 1 0

2.3 ФУНКЦИОНАЛЬНАЯ СХЕМА

На рисунке 2.3.1 представлена функциональная схема.

10