Материал: 4laboratornaya_данные_удалены

26

3.6 Схема RTL viewer для кода HDL

На рисунке 3.6.1 представлена схема RTL viewer для кода, написанном на

System Verilog.

Рисунок 3.6.1 – Схема RTL Viewer

27

3.7 Моделирование устройства, описанного кодом HDL.

На рисунках 3.7.1 – 3.7.2 представлено моделирование функциональной схемы в двух режимах, timing и functional соответственно. Из рисунков видно,

что моделирование полностью совпадает с таблицей истинности.

Рисунок 3.7.1 – Моделирование в режиме Timing

Рисунок 3.7.2 – Моделирование в режиме Functional

28

ВЫВОДЫ

В ходе данной работы были созданы JK-триггер, T-триггер и D-триггер на разных базисах.

Был реализован динамический JK-триггер в базисе И-НЕ.

Промоделирован в двух режимах и описан на System Verilog. Был исследован минимальный порог длительности активного уровня управляющего сигнала –

1.3ns.

Был реализован одноступенчатый T-триггер в базисе И-НЕ.

Промоделирован в двух режимах и описан на System Verilog. Был исследован минимальный порог длительности активного уровня управляющего сигнала –

0.4ns.

Был реализован двухступенчатый D-триггер в базисе ИЛИ-НЕ.

Промоделирован в двух режимах и описан на System Verilog. Был исследован минимальный порог длительности активного уровня управляющего сигнала –

3.8ns.