Материал: 4laboratornaya_данные_удалены

6

1.3 Функциональная схема

На рисунке 1.3.1 представлена функциональная схема JK-триггера.

Рисунок 1.3.1 – JK-триггер

7

1.4 Моделирование функциональной схемы

На рисунках 1.4.1 – 1.4.2 представлено моделирование функциональной

схемы в двух режимах, timing и functional соответственно. Из рисунков видно,

что моделирование полностью совпадает с таблицей истинности.

Рисунок 1.4.1 – Моделирование в режиме Timing

1.4.2 – Моделирование в режиме Functional

Далее на рисунках 1.4.3 – 1.4.4 был исследован минимальный порог длительности активного уровня управляющего сигнала. Видно, что 1,2 ns не достаточно, а 1,3 ns достаточно.

8

Рисунок 1.3.3 – Недостаточное количество

Рисунок 1.3.4 – Достаточное количество

9

1.5 Код на HDL

На рисунке 1.5.1 представлен код описания триггера на System Verilog.

Рисунок 1.5.1 – Код на System Verilog

10

1.6 Схема RTL viewer для кода HDL

На рисунке 1.6.1 представлена схема RTL Viewer.

Рисунок 1.6.1 – Схема RTL Viewer