Материал: LR6_данные_удалены

Рисунок 1.4 – Описание регистра SISO на VHDL

1.5Схема из RTL viewer для кода VHDL

На рисунке 1.5 представлена схема из RTL viewer для кода VHDL.

Рисунок 1.5 – Схема из RTL viewer для кода VHDL

1.6Моделирование устройства, описанного кодом VHDL

6

На рисунке 1.6 представлено моделирование регистра SISO, описанного кодом VHDL.

Рисунок 1.6 – Моделирование регистра SISO (Timing)

Моделирование соответствует таблице истинности, подтверждается, что загрузка синхронная, а сброс асинхронный

7

2РЕГИСТР ТИПА SIPO

2.1Таблица истинности

Втаблице 2.1 представлена таблица истинности регистра SIPO.

Таблица 2.1 – Таблица истинности регистра SIPO

2.2Функциональная схема

На рисунке 2.1 представлена функциональная схема регистра SIPO.

Рисунок 2.1 – Функциональная схема регистра SIPO

8

2.3Моделирование

На рисунке 2.2 представлено моделирование регистра SIPO в режиме

Timing.

Рисунок 2.2 – Моделирование регистра SIPO (Timing)

На рисунке 2.3 представлено моделирование регистра SIPO в режиме

Functional.

Рисунок 2.3 – Моделирование регистра SIPO (Functional)

Моделирование соответствует таблице истинности, подтверждается, что сброс асинхронный.

2.4Код на VHDL

На рисунке 2.4 представлено описание регистра SIPO на VHDL.

9

Рисунок 2.4 – Описание регистра SIPO на VHDL

2.5Схема из RTL viewer для кода VHDL

На рисунке 2.5 представлена схема из RTL viewer для кода VHDL.

Рисунок 2.5 – Схема из RTL viewer для кода VHDL

2.6Моделирование устройства, описанного кодом VHDL

На рисунке 2.6 представлено моделирование регистра SIPO, описанного кодом VHDL в режиме Timing.

10