Материал: LR6_данные_удалены
Рисунок 3.5 – Схема из RTL viewer для кода VHDL
16
3.6Моделирование устройства, описанного кодом VHDL
На рисунке 3.6 представлено моделирование регистра PIPO в режиме
Timing.
Рисунок 3.6 – Моделирование регистра PIPO (Timing)
Моделирование соответствует таблице истинности, подтверждается асинхронная загрузка и синхронный сброс.
17
Заключение
В процессе выполнения работы были построены холсте схемы регистра типа SISO со сдвигом влево, синхронной параллельной загрузкой данных,
асинхронным сбросом и разрядностью в 10 бит, регистра типа SIPO со сдвигом вправо, асинхронным сбросом и разрядностью в 12 бит, регистра типа PIPO с
асинхронной загрузкой данных, синхронным сбросом и разрядностью в 14 бит,
а также описаны на VHDL. Оба варианта были промоделированы.
18