Материал: Sb96713

Лабораторная работа 2 ПРОЕКТИРОВАНИЕ ПОСЛЕДОВАТЕЛЬНОСТНОГО УСТРОЙСТВА

Цель работы состоит в получении навыков проектирования последовательностных устройств и анализа их временных характеристик.

Краткие сведения о проектировании

Последовательностные устройства отличаются от комбинационных цепей наличием элементов памяти, что делает возможным организацию в них обратных связей [2]. Такие устройства (автоматы) за счет элементов памяти (ЭП), имеют некоторое внутреннее состояние Q, определяемое совокупностью состояний всех ЭП. В зависимости от внутреннего состояния, автомат различно реагирует на один и тот же вектор входных сигналов Х, т. е. набор входных сигналов и внутреннее состояние автомата определяют новое состояние Qн = f (Q, X) и вектор выходных переменных Y = f (Q) для автомата Мура и Y = f (Q, X) для автомата Мили, где Q и Qн – состояния автомата до и после подачи входных сигналов.

Переходы автомата из одного состояния в другое начинаются с некоторого исходного состояния Q0, которое также является частью задания автомата. В любой момент времени состояние и выходы автомата зависят от его начального состояния и всех векторов Х, поступавших на автомат ранее. Таким образом, входная последовательность векторов Х преобразуется автоматом в выходную последовательность векторов Y.

Автоматы в каноническом представлении разделяют на две части: память и комбинационные цепи (КЦ). КЦ вырабатывают выходные сигналы и сигналы перевода элементов памяти в новое состояние.

Задание на работу

Спроектировать автомат Мура в соответствии с заданием, используя следующую последовательность действий.

1. Подготовить формализованное задание функционирования автомата с использованием графа переходов. Выполнить кодирование состояний. Определить функции возбуждения элементов памяти, выполнить их минимизацию. Разработать комбинационную схему, обеспечивающую необходимые переходы.

6

2.Подготовить проект схемы автомата в САПР Quartus II, выполнить его моделирование, оценить затраты на реализацию, проанализировать RTLпредставление проекта, иерархию использованных примитивов, внутренних регистров и настройки LUT-таблиц.

3.Для наблюдения смены состояний автомата на светоизлучающих диодах обеспечить в проекте понижение частоты тактового генератора. Провести имплементацию проекта в учебную плату, наблюдать работу схемы.

Варианты заданий

1.4-разрядный счетчик в коде Грея.

2.4-разрядный счетчик в коде Джонсона.

3.4-разрядный счетчик в коде Хемминга 1–4 (контрольные биты комбинационные).

4.4-разрядный суммирующий счетчик по модулю 11.

5.4-разрядный вычитающий счетчик по модулю 9.

Предусмотреть наличие входного сигнала Reset, нулевое значение которого переводит выходные разряды в нулевое состояние, а также выходной сигнал OF, сигнализирующий о переходе в нулевое состояние.

Содержание отчета

Отчет должен содержать: задание на работу; исходные файлы с описанием схемы; временные диаграммы работы, полученные в результате моделирования; RTL-описание проекта, оценки по затратам оборудования; описание результатов макетирования, выводы по работе.

Лабораторная работа 3 КАНАЛЫ ПОСЛЕДОВАТЕЛЬНОЙ ПЕРЕДАЧИ ДАННЫХ

Цель работы: познакомиться с принципами организации последовательного обмена в вычислительных системах.

Краткие сведения

Последовательный способ передачи данных предполагает передачу отдельных битов слова поочередно. Существуют синхронный и асинхронный режимы передачи. При синхронной передаче каждый передаваемый бит сопровождается синхроимпульсом Clk и для связи передатчика и приемника используется минимум три линии: для передачи синхроимпульсов, битов

7

данных и общий проводник. Дополнительно могут использоваться сигналы квитирования. Временная диаграмма работы последовательного синхронного канала приведена на (рис. 3.1, а). Передача данных начинается с пересылки в приемник стартового сигнала FS, получив который, приемник начинает побитовый в соответствии с импульсами Clk прием данных по линии D с их преобразованием в параллельный код.

Рис. 3.1. Формат последовательной передачи данных: а – синхронный режим; б – асинхронный режим

При асинхронной последовательной передаче данных (рис. 3.1, б) передатчик и приемник используют отдельные согласованные генераторы синхроимпульсов. В отсутствие передачи на линии данных сохраняется единичный сигнал. Передатчик инициирует начало передачи нулевым сигналом «старт», его длительность равна длительности информационного бита. После старт-бита следуют информационные биты, за которыми может передаваться бит паритета. Завершается передача данных сигналом «стоп» – переводом линии данных в единичное состояние, обычно на время, равное двум длительностям информационного бита.

Задание на работу

Работа состоит из двух частей. В первой части выполняется проектирование и отладка элементов синхронного, а во второй – асинхронного последовательного интерфейса. Работа выполняется по следующим этапам.

1.Подготовить исходные файлы для реализации синхронных приемника

ипередатчика в соответствии с заданным вариантом.

2.Разработать проект тестирования приемника и передатчика (рис. 3.2).

Рис. 3.2. Схема тестирования последовательного канала

3.Выполнить моделирование устройств.

4.Выполнить макетирование. Проект должен состоять из приемника и передатчика, не связанных между собой внутри ПЛИС. Данные для передат-

8

чика Din формируются на переключателях, сигнал Start, инициирующий передачу данных, подключить к кнопке. Выходные сигналы передатчика D, FS, Clk выводятся на внешние контакты микросхемы, с подключением к разъему общего назначения. Входные сигналы приемника также через внешние контакты микросхемы, соединяются с контактами разъема общего назначения, а выходные сигналы Data и Ready выводятся на светодиоды. Для визуального наблюдения работы канала приема-передачи в процессе макетирования рекомендуется задать частоту Clk=1Гц и дополнительно на индикацию выводить сигналы, соответствующие значениям принимаемых битов. Для демонстрации совместной работы приемника и передатчика необходимо соединить выходы передатчика и входы приемника на разъеме и в процессе макетирования имитировать разрыв соединения для выявления ошибки передачи.

5.Скорректировать описание приемника и передатчика для реализации асинхронной передачи. Выполнить задания пп. 2–4 для спроектированных асинхронных узлов.

6.Разработать проект тестирования приемника и передатчика, при этом для связи между ними будет использована единственная линия D.

Варианты заданий

Содержание отчета

Отчет по частям 1 и 2 должен содержать следующую информацию: задание на работу; исходные файлы описания приемника и передатчика, а также обобщенную схему тестирования проекта; RTL-описание проекта, оценки по затратам оборудования; результаты моделирования в виде временных диаграмм с комментариями; описание результатов макетирования; выводы по работе.

9

Лабораторная работа 4 ПРИМЕНЕНИЕ ВСТРОЕННЫХ БЛОКОВ ПАМЯТИ

Цель работы состоит в изучении способов настройки и использования блоков встроенной памяти ПЛИС при организации адресного и последовательного доступа.

Краткие теоретические сведения

Память в FPGA представлена двумя ресурсами: блочной (встроенной) и распределенной. Встроенные блоки памяти реализованы в ПЛИС аппаратно, т. е. часть кристалла выделена под организацию памяти и не может быть использована по другому назначению. Количество и емкость таких блоков зависит от конкретной ПЛИС. Распределенная память – это LUT-блоки ячеек ПЛИС, которые также пригодны для хранения данных, информация в этом случае будет «распределена» по площади кристалла. Емкость такой памяти значительно меньше, чем емкость блоков, однако она пригодна для решения определенного класса задач, связанных с буферизацией данных.

Особенность памяти в ПЛИС – это возможность реализации многопортового режима: организация ОЗУ с двумя или более независимыми интерфейсами, обеспечивающими доступ к ячейкам через разделенные шины адреса, данных и управления. Такое решение эффективно в случаях, когда недостаточно одного порта, например при построении буферов FIFO, имеющих раздельные адреса для чтения и записи, при независимости и одновременности этих операций.

В библиотеке параметризированных модулей САПР Quartus II имеются следующие модули ROM/RAM-памяти: lpm_ram_dq – параметризованная RAM с раздельными портами входа-выхода; lpm_ram_dp – параметризованная двухпортовая RAM; alt3pram – параметризованная трехпортовая RAM; lpm_rom – параметризованная ROM; lpm_ram_io – параметризованная RAM с единым портом входа-выхода.

Задание на работу

Работа состоит из двух частей. В первой части предполагается знакомство с блоком памяти, работающим в режиме доступа по адресу. Вторая часть посвящена разработке на базе блочной памяти устройства с последовательным доступом.

10