Материал: Триггеры

Выпускаются также двухступенчатые RS-триггер, построенные на основе двух одноступенчатых триггеров с прямой статической синхронизацией (см. рис. 1.5). Информация в первую ступень триггера DD1 заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент DD1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора DD3 обеспечивает запись состояния триггера DD1 в триггер DD2.

1.1.1.3.D-триггер

ВRS-триггерах для записи логического 0 и логической 1 требуются разные входы, что не всегда удобно. При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы установки и сброса триггера не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора, как показано на рис. 1.6. Такой триггер получил название D- триггер. Название происходит от английского слова delay – задержка. Конкретное значение задержки определяется частотой следования импульсов синхронизации.

Рис. 1.6. Логическая схема D-триггера (а) и его условно-графическое обозначение (б)

Таблица истинности D-триггера достаточно проста

Как видно из этой таблицы, D-триггер способен запоминать по синхросигналу и хранить один бит информации.

Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защелкой. Для снятия 32 бит информации с параллельной шины, берут 32 D-триггера и объединяют их входы синхронизации для управления записью информации, а 32 D-входа подсоединяют к шине.

При описании работы всех рассмотренных выше триггеров предполагалось, что сигнал на входе триггера может принимать только два состояния: логический 0 и логическая 1. Этот факт определялся тем, что в рассматриваемых случаях синхроимпульс приходил только тогда, когда сигналы на входе триггера имели установившиеся значения. Однако при работе реальных цифровых устройств синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе триггера.

Если синхросигнал попадет точно на момент перехода входным сигналом

порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства в целом.

Подобного недостатки лишен триггер с динамической синхронизацией, запоминающий входную информацию по фронту. Действительно, фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеале длительность фронта стремится к нулю. Поэтому в триггере, запоминающем входную информацию по фронту, неустойчивое метастабильное состояние исключено.

D-триггер, запоминающий входную информацию по фронту, может быть построен из двух триггеров, работающих по потенциалу. Схема такого триггера приведена на рис. 1.7, а. Сигнал синхронизации подается на эти триггеры в противофазе.

в

Рис. 1.7. Логическая схема D-триггера работающего по фронту (а), его условное обозначение (б) и идеализированная временная

диаграмма работы (в)

Идеализированные временные диаграммы приведены на рис. 1.7, в. На них обозначение QDD1 соответствует сигналу на выходе триггера DD1. Так как на вход синхронизации триггера DD2 тактовый сигнал поступает через инвертор, то когда первый триггер находится в режиме хранения, второй триггер пропускает сигнал на выход схемы. И наоборот, когда первый триггер пропускает сигнал с входа схемы на свой выход, второй триггер находится в режиме хранения.

Сигнал на выходе всей схемы в целом не зависит от сигнала на входе D схемы. Если первый триггер пропускает сигнал данных со своего входа на выход, то второй триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.

Таким образом, сигнал в рассматриваемой схеме запоминается только в момент изменения сигнала на синхронизирующем входе C с единичного потенциала на нулевой.

1.1.1.5. T-триггер

Т-триггер – это триггер, логическое состояние выходного сигнала которого изменяется на противоположное по каждому такту синхроимпульса при условии наличия логической 1 на входе Т. Т-триггер часто называют счетным триггером. Он может строиться как на JK, так и на D-триггерах (рис. 1.9). Как можно видеть в таблице истинности JK-триггера (см. п.1.1.1.4), он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединяя входы J и К. Наличие в D-триггере динамического С входа также позволяет получить на его основе T-триггер. При этом вход D соединяется с инверсным выходом, а на вход С подаются счетные импульсы. В результате триггер при каждом счетном импульсе запоминает значение, т.е. будет переключаться в противоположное состояние.

Рис. 1.9. Логическая схема T-триггера, построенная на основе JK-триггера (а) и D-триггера (б) и его условно-графическое обозначение (в)

Временная диаграмма T-триггера, работающего по заднему фронту синхронизирующего сигнала приведена на рис. 1.10. Переключение выходного состояния триггера на противоположное происходит по заднему фронту каждого импульса на входе синхронизации.

C

t

Q

t

Q

t

Рис. 1.10. Идеализированная временная диаграмма работы T-триггера с переключением по заднему фронту синхросигнала

В цифровых электронных устройствах Т-триггер часто применяют для понижения частоты в 2 раза, при этом на Т вход подают единицу, а на С – сигнал с частотой, которая будет поделена. Кроме того, Т-триггеры используются при построении схем различных счетчиков. Поэтому Т-триггеры выпускаются промышленностью как в виде отдельных микросхем, так и включаются в состав больших интегральных схем (БИС) различного назначения.