Документ: 2160, страницы 36-40 | База учебных материалов

Полный сумматор имеет уже три входа (рис. 1.29,г). Третий входной бит C здесь является входным переносом выходного бита P от другого сумматора. В полном сумматоре его выходы P и S являются логическими функциями уже от трех булевых переменных: A, B и C. Его таблица истинности представлена на рис. 1.29,д.

Построим д.н.ф. этих функций по данной таблице. Получим фор-

С

мулу для определения значения бита P

(1.21)

P ABC

ABC ABC ABC AB BC AC.

Здесь совершенная д.н.ф. преобразована в сокращенную с помо-

щью булевой алгебры. Аналогично значение бита S будет

три

(1.22)

S ABC ABC A BC ABC.

В данном случае для построения полного сумматора потребуется лог ческ х элемента И с двумя входами, что следует из (1.21), плюс четыре элемента И – с тремя входами (как прямыми, так и инверсными), что следует з (1.22), и еще два элемента ИЛИ – один согласно (1.21) с тремя входами, а другой с четырьмя – согласно (1.22). И это несмотря

на упрощен я с помощью улевой алгебры.

Сделаем так е прео разования. Вычислим из (1.21) инверсию выходного переноса

P AB BC AC (A B)(B C)(A C)

(

)(

)

B

A

C

B

C

A

C

A

B

BC AC .

Используя этот результат, вычислим выражение

Д

(A B C)P (A B C)(A B B C AC) AB C A BC ABC .

ТогдабАиз (1.21) получается следующее выражение для разряда

суммы:

S (A B C)P ABC.

(1.23)

Используя выражения (1.21) и (1.23), можно реализовать однораз-

И

рядный полный сумматор на базе двухступенчатой схемы. Первая ступень такой схемы обеспечит формирование сигнала P по формуле (1.21). Для этого потребуется 3 элемента И с двумя входами и один элемент ИЛИ с тремя входами. Вторая ступень сформирует сигнал S. Для данной реализации согласно (1.23) потребуется элемент НЕ для инверсии сигнала P, элемент ИЛИ с тремя входами, элемент с двумя входами, элемент И с тремя входами и еще элемент ЛИ с двумя входами. Итого на реализацию такого всего лишь одноразрядного сумматора с двухступенчатой схемой потребуется 9 КЛУ.

Однако можно поступить и более простым способом. Используя два полусумматора и комбинационную логическую схему ИЛИ, можно собрать следующую схему (рис. 1.30).

36

SM

x2

A

SM

P

A

HS

P

y2

B

S

C

S

s2

S = X + Y

x1

X(x2, x1, x0)

1

A

SM

P

Схема

P

y1

B

+ Y(y2, y1, y0)

A HS

P

C

S

s1

S(s2, s1, s0)

C

B

S

x0

A

SM

P

Рис. 1.30.

полного сумматора

y0

B

лица

C

S

s0

Рис. 1.31. Схема трехразрядного сумматора

В полученной схеме входы A, B, C определяют на выходах P и S те

бА

же значен я, что та

истинности на рис. 1.29,д. Следовательно,

это схема полного одноразрядного сумматора.

Построен е секции сумматора на элементах И-ИЛИ-НЕ

Реал зуем одноразрядный полный сумматор на основании выра-

жений (1,21) и (1.23). Схема

такой реализации

представлена на

рис. 1.32.

Д

И

Рис. 1.32. Схема полного сумматора на элементах И-ИЛИ-НЕ

Пренебрегая временем задержки в инверторах, задержка по выходу переноса для этой схемы будет равна

tзP tзср ,

(1.24)

37

где tзср средняя задержка распространения сигнала одного логического элемента. А задержка формирования разряда суммы здесь равна

tзS 2tзср .	(1.25)
Многоразрядные сумматоры
С

Из одноразрядных полных сумматоров можно собирать последовательные сумматоры с любым числом разрядов. Такие многоразрядные сумматоры представляют собой соединение секций по цепям переноса. екц я младшего разряда имеет заземленный вывод C, а ее вывод P со-

выводом C секции второго разряда. Вывод P секции второго
разряда соед	с выводом C секции третьего разряда и т.д.

На р с. 1.31 в качестве примера приведена схема последовательного трехразрядного сумматора.

	Быстродейств е последовательных сумматоров значительно усту-
пает	ю ком инированных сумматоров. Задержка много-
разрядного последовательного сумматора может быть оценена как
единяется
	tзсум (n 1)tзP tзS,	(1.26)

где n ч сло секц й (разрядность сумматора); tзP задержка формиро-

вания переноса; tS	задержка формирования разряда суммы.
з
быстродейств
Таким образом, чем выше разрядность последовательного сумма-
тора, тем хуже его	ыстродействие.
Кроме последовательных многоразрядных сумматоров использу-
	А

ются сумматоры, межразрядные переносы которых представлены спе-

циальной схемой ускоренного переноса, что позволяет заметно сокра-

тить время операции суммирования. На основе таких схем выпускаются в интегральном исполнении многоразрядные сумматоры, которые нахо-

дят широкое применение при проектировании микропроцессорных сис-
тем.		Д
		Контрольные вопросы и задания
1.	Какое КЛУ называется сумматором?
2.	Напишите таблицу истинности одноразрядного полусуммато-
	ра.	И
3.	Напишите формулы вычисления выходных битов P и S и по-
	стройте по ним схему одноразрядного полусумматора.
4.	Напишите таблицу истинности одноразрядного полного сум-
	матора.
5.	Напишите формулы вычисления выходных битов P и S для
	полного одноразрядного сумматора.
6.	Для схемы на рис. 1.30 вычислите таблицу истинности.

38

7. Постройте на основании выражений (1.21) и (1.22) схему полного одноразрядного сумматора.

8. Из анализа таблицы истинности (см. рис. 1.29,д) следует, что при C = 0 выходы P и S такие же, как и в полусумматоре (см. рис. 1.28,б), а при C = 1 эти же выходы инверсны по отношению к таблице истинности полусумматора. Постройте на основании этих условий схему полного одноразрядного сумматора.

9. Постройте на базе одноразрядного полного сумматора схему последовательного четырехразрядного сумматора.

10. Нап ш те формулу, определяющую время задержки после-

довательного многоразрядного сумматора.
С
11. Как е сумматоры (кроме последовательных) вам известны?
Практическое занятие №7
и	ТРИГГЕРЫ
бА

Цель занятия: исследование одноступенчатых триггеров и триг-

геров с внутренней задержкой.

Краткие теоретические сведения

Триггером (англ. Trigger) называется спусковое устройство с двумя (бистабильный триггер) илиДболее (мультистабильный триггер) ус-

тойчивыми состояниями, в которых оно может находиться произвольно долго – до воздействия на него внешнего сигнала.

Триггер обычно имеет два выхода: прямой и инверсный. Если на

одном выходе формируется сигнал высокого уровня, то на другом вы-

ходе – низкого. Состояние бистабильного триггера определяет его пря-

мой выход. Перевод триггера из одного состояния в другое осуществляется подачей внешних управляющих сигналов, поступающих на его входы, либо поочередно на разные входы (установочный или раздель-

ный запуск), либо последовательно на один и тот же вход (счетный за-
пуск).	И

По характеру входных запускающих сигналов триггеры делят на два класса [8, с. 3]:

1)асинхронные триггеры с прямым или инверсным управлением, изменяющие свое состояние в момент подачи сигнала;

2)синхронные (тактируемые) триггеры, в которых момент смены состояния определяется уровнем (логические 0 или 1), фронтом или срезом внешнего синхронизирующего сигнала.

39

Такую классификацию триггеров отражает следующая древовидная структура (см. рис. 1.33).

С

и

Р с. 1.33. О щая классификация триггеров

Н же рассмотр м примеры получения разных триггеров из КЛУ.

S

бА1 Q R &

Q

RS-тр ггеры

Соед н м выводы элемента ИЛИ-НЕ, как показано на рис. 1.33,а.

R

1

Q

S T

Q

S

&

Q

S

T

Q

R

Q

Д

а

б

а

б

Рис. 1.34. RS-триггер на элементе

Рис. 1.35. RS-триггер на элементе

ИЛИ-НЕ: а – схема;

И-НЕ: а – схема;

б – условное обозначение

И

б – условное обозначение

Отличительной чертой данной схемы от всех остальных ранее рас-

смотренных схем КЛУ является наличие обратных связей (выходные

сигналы подаются на входы).

Здесь выходные сигналы определяются

не только значениями входов, но и тем, какими эти выходные сигналы были ранее. Полученное таким образом устройство уже не КЛУ, а логический автомат с памятью. Он «помнит» состояние своих выходов и в зависимости от этих состояний реагирует на входные сигналы.

Рассмотрим логику работы такой схемы (рис. 1.34,а). Подадим на входы R и S низкие уровни напряжения (R S 0). Вспомним таблицу истинности для функции «стрелка Пирса» или для КЛУ ИЛИ-НЕ, что то же (см. первые три столбца табл. 1.3).

40

Материал: 2160

Смотрите также: