Курсовая работа (т): Мікропроцесорна система на комплекті К 1810

Мікропроцесорна система на комплекті К 1810

Курсовий проект

"Мікропроцесорні системи"

Технічне завдання

Спроектувати мікропроцесорну систему на комплекті К 1810.

Вихідні дані:

)     область призначення - максимальний режим (для багатопроцесорних систем);

)     елементна база - ГФ 84, ВМ 86, ИР 82, ВА 86, ВТ 37;

3)      розрядність адреси даних - 8 біт;

Зміст

Вступ

. Максимальний режим ВМ 86 з КПДП ВТ 37

. Опис мікросхем

.1 Мікропроцесор К 1810ВМ 86

.2 Контролер прямого доступу до пам’яті К 1810ВТ 37

.3 Генератор тактових імпульсів К 1810ГФ 84

.4 Буферні регістри К 1810ИР 82

.5 Шинні формувачі К 1810ВА 86

Висновок

Список літератури

Вступ

Склад МПК серії К 1810 приведений в табл. 1.1, а основні електричні параметри БІС, які входять до неї - в табл. 1.2. Навантажувальна здатність кожного виходу БІС відносно невелика і відповідає одному входу мікросхеми, що виконана по стандартній ТТЛ-технології.

Таблиця 1.1

Саме цьому практично завжди вихідні сигнали БІС необхідно буферизувати за допомогою зовнішніх схем, забезпечуючи необхідну навантажувальну здатність.

Таблиця 1.2

Значення (min/max)

Напруга живлення, В

4,75 / 5,25

Вхідна напруга низького рівня, В

-/ 0,8

Вхідна напруга високого рівня, В

-/ 2,0

Вихідна напруга низького рівня, В

-/ 0,45

Вихідна напруга високого рівня, В

2,4 / -

Вихідний струм високого рівня, мА

-/ -0,4

Вихідний струм низького рівня, мА

-/ 2,0

Струм витоку на входах чи на входах/виходах, мкА

-/ +- 10

Ємність входу чи входу/виходу, пФ

-/ 10

Ємність навантаження, пФ

-/ 100

Гранично допустимі умови експлуатації МПК БІС: температура навколишнього середовища 0…70°С; напруга на будь-якому виході відносно корпуса - 1,0…+7 В.

Центральний процесор, що входить до складу, К 1810ВМ 86 здійснює загальну обробку даних і управління блоками системи у відповідності із заданою програмою. Характерною особливістю МП К 1810ВМ 86 є можливість часткової ре конфігурації апаратної частини для забезпечення роботи в двох режимах: мінімальному та максимальному.

В мінімальному режимі МП формує усі сигнали для управління внутрішньо системним інтерфейсом МПС і використовується для побудови одно процесорних контролерів і мікроЕОМ. При цьому для побудови блоку центрального процесору використовується мала кількість ІС: генератор К 1810ГФ 84, буферні регістри К 1810ИР 82/83 і шинні формувачі К 1810ВА 86/87.

В максимальному режимі МП використовується для побудови багатопроцесорних систем (МПС), в котрих сигнали управління шиною створюється системним контролером ВГ 88 на основі коду, сформованого МП.

Широка та постійно збільшуючись номенклатура БІС, що використовуються в МПС на основі МП серії К 1810, забезпечують різноманітність функцій, простоту технічних рішень, компактність апаратної частини і високу ефективність використання цих систем.

1.  
Максимальний режим ВМ 86 з КПДП ВТ 37

При роботі МПС часто виникають проблеми обміну великими блоками інформації, без її обробки, між пам’яттю системи і пристроями вводу/виводу. Використовувати для цих цілей центральний процесор не вигідно через те, що для кожної пересилки він повинен спочатку зчитати інформацію із пристрою у свій внутрішній регістр і тільки після цього має можливість записати інформацію в пристрій приймач. На це витрачається багато часу і сам процесор використовується неефективно.

Для вирішення задачі пересилок великих об’ємів інформації з мінімальними затратами програмних засобів і часу використовується КПДП К 1810ВТ 37. Під час таких передач КПДП бере на себе управління шиною даних, надаючи змогу ЦП виконувати основну програму, не потребуючу звернення до шин.

Рис. 1. Схема підключення КПДП

2.  
Опис мікросхем

.1 Мікропроцесор К 1810ВМ 86

Мікросхема К 1810ВМ 86 представляє собою одно кристальний 16-ти бітовий МП, виконаний по високоякісній n-МОП-технології. Кристал мікросхеми з геометричними розмірами 5,5x5,5 мм має близько 29 000 транзисторів і потребує 1,7 Вт від джерела живлення +5В. Основні операції обробки даних (додавання, віднімання, логічні дії) регістр-регістр виконуються за 3 такта, що забезпечує швидкодію 1,66*106 оп./с при періоді тактових імпульсів 200 нс. З максимальною швидкістю виконуються регістрові пересилки, а також деякі однооперандні команди(наприклад, зсув на 1 біт, інкремент, декремент, управління флагами). Працює на частоті 5МГц.

Мікропроцесор К 1810ВМ 86(ВМ 86) має 14 16-ти бітових внутрішніх регістрів і утворює 16-ти бітову шину даних для зв’язку з зовнішньою пам’яттю і портами вводу/виводу. Шина адреси має 20 ліній, що дає змогу безпосередньо адресуватись до пам’яті ємністю до 1 Мбайт = 1 048 576 байт. Для зменшення необхідного числа виводів ВІС молодші 16 адресних ліній мультиплексовані у часі з лініями даних і становлять єдину шину адреси/даних(ШАД). Чотири старші адресні лінії аналогічно мультиплексовані з лініями стану.

При виконання операцій вводу/виводу використовується 8 чи 16-ти бітові адреси, так щоб окрім доступу до основної пам’яті МП має змогу звертатися до портів(регістрів вводу/виводу).

Структурна схема МП має дві відносно незалежні частини: операційний пристрій, що реалізує задані командою операції, і пристрій шинного інтерфейсу, здійснюючий вибірку команд із пам’яті, а також звернення до пам’яті і зовнішнім пристроям для зчитування операндів і запису результатів.

Рис.2. Структурна схема МП ВМ 86

Операційний пристрій МП складає групу загальних регістрів, виділяють регістри ax, bx, cb, dx, які використовуються насамперед для зберігання даних, і регістри sp, bp, si, di, які зберігають адресну інформацію.

Особливістю регістрів ax, bx, cx, dx, є те, що вони допускають роздільне використання їх молодших байтів ah, bh, ch, dh, тим самим забезпечуючи можливість обробки як слів, так і байтів. Регістри sp і bp зберігають зсув адреси в межах поточного стекового сегменту пам’яті, а індексні регістри si, di зберігають зсув адреси відповідно в поточному сегменті даних і в поточному додатковому сегменті.

Арифметично-логічний пристрій (АЛУ) складає 16-ти бітовий комбінаційний суматор, за допомогою якого виконуються арифметичні операції, набори комбінаційних схем для виконання логічних операцій, схем для операцій зсувів і десяткової корекції, а також регістри для тимчасового зберігання операндів і результатів. До АЛУ також входить регістр флагів (F).

Рис. 3.Формат регістру флагів F

Управляючий пристрій (УУ) дешифрує команди, а також сприймає і виробляє необхідні управляючі сигнали. До нього входить блок мікропрограмного управління, в якому реалізовано програмування МП на мікрокомандному рівні.

Пристрій шинного інтерфейсу складає блок сегментних регістрів, покажчик команд, суматор адрес, чергу команд і буфери, забезпечуючи зв’язок з шиною. Шинний інтерфейс виконує операції обміну між МП і пам’яттю чи портами вводу-виводу по запитам операційного пристрою.

Черга команд представляє собою набір байтових регістрів і виконує роль регістра команд, в якому зберігаються коди, вибрані із програмної пам’яті. Довжина черги складає 6 байт, що відповідає максимально довгому формату команд.

Буфер шини адрес/даних (БАД) складає 16 двоспрамованих керованих підсилювачів з трьома вихідними станами і забезпечує номінальну навантажувальну здатність ліній AD15-AD0.

Буфер шини адрес/стану (БАС) складає чотири односпрямованих підсилювача з трьома вихідними станами і забезпечує номінальну навантажувальну здатність ліній A19/S6 - A16/S3.

Сегментні регістри зберігають базові (початкові) адреси сегментів пам’яті: кодового сегменту CS, в якому зберігається програма; стекового сегменту SS; сегменту даних DS; допоміжноо сегменту ES, в якому зазвичай зберігаються дані.

Покажчик команд IP зберігає зсув наступної команди в поточному кодовому сегменті, тобто вказує на наступну по порядку команду. Він є аналогом стандартного програмного лічильника з тою різницею, що його вміст визначає адресу команди тільки в сукупності з вмістом регістра CS.

Рис. 4. Умовно графічне зображення К 1810ВМ 86

Таблиця 2.1

.2 Контролер прямого доступу до пам’яті К 1810ВТ 37

Контролер ПДП К 1810ВТ 37 використовується в складі МПС, виконаних на базі МПК К 580, К 1810, К 1821, для реалізації прямого доступу до пам’яті по чотирьом незалежним каналам з позитивним чи негативним прирощенням адреси зі швидкістю до 1,6 Мбайт/с. КПДП дозволяє реалізувати передачу пам’ять - пам’ять, має широкі можливості програмного управління і каскадування. Кожен канал може виконувати до 64К циклів ПДП і має можливість автоматичної ініціалізації, повторення циклів ПДП з такими ж самими параметрами.

Рис. Структурна схема КПДП

Контролер включає 4 канали, кожен з яких складається із 4 16-ти розрядних регістрів.

Регістр поточної адреси CAR зберігає поточну адресу пам’яті при виконанні циклу ПДП. Після виконання циклу ПДП склад цього регістру збільшується чи зменшується на одиницю. Воно може бути прочитано чи загружено за допомогою двох команд вводу-виводу.

Регістр циклів ПДП CWR зберігає число слів, що назначені для передачі. При загрузці цього регістру необхідно пам’ятати, що завантажувальна константа повинна бути на одиницю більше числа слів, необхідних для передачі. При виконанні регістр працює у режимі віднімаючого лічильника.

Регістр зберігання початкової адреси BAR і регістр зберігання базового числа циклів ПДП WCR зберігає базові значення адреси і числа циклів ПДП, участують у авто ініціалізації.

КПДП включає 3 функціональні блоки, котрі виконують функції управління. Буфер шини даних необхідний для синхронізації КПДП з ЦП. Блок управління контролером при передачі у пам’ять-пам’ять включає один 8-ми розрядний регістр TR тимчасового зберігання даних, забезпечуючих зберігання байту в циклі передачі пам’ять-пам’ять на час зміни адреси. Блок управління ПДП виробляє необхідні сигнали управління при передачі даних в циклах ПДП.

Регістр команд CR визначає основні параметри роботи каналу. Завантаження здійснюється командою виводу від ЦП, а скидання - по сигналу RESET чи команді загального скидання.

Рис. 5. Умовно графічне зображення К 1810ВТ 37

Таблиця 2.2