Материал: Уч_пос_АрхКомп_2017

6.3. Методы доступа к данным.

Запоминающие устройства (ЗУ) отличаются способом доступа к данным.

1. Последовательный доступ. Ориентирован на хранение последовательности блоков данных (записей) и для доступа к нужному элементу (байту или слову) надо прочитать все предшествующие ему данные. Время доступа зависит от положения записи среди других и положения элемента в записи. Примером может служить ЗУ на магнитной ленте.

2. Прямой доступ. Доступ к записи осуществляется адресно, а к элементу внутри записи - последовательно. Соответственно, время доступа - переменное в небольших пределах. Примером может служить ЗУ на магнитных дисках.

3. Произвольный доступ. Каждая ячейка памяти имеет свой физический адрес. Обращение к любой ячейке производится в произвольной очередности и занимает одинаковое время. Примеры – основная память типа RAM (Random Access Memory) и постоянные ЗУ – память типа ROM (Read Only Memory).

4. Ассоциативный доступ (АЗУ) – доступ к ячейкам памяти осуществляется по их содержимому, а не по адресу путем параллельного сравнения содержимого всех ячеек с заданным образцом.

6.4. Память с произвольным доступом (ппд)

Память с произвольным доступом имеет структуру, показанную на рис. 6.1.

Шина адреса

ш

Рг А и

н

а

Дш А у

п

Контроллер р

Накопитель управления а

чтением/ в записью л

БРГД е

н

и

Шина данных я

я

РгА – регистр адреса, ДшА – дешифратор адреса, БРгД – буферный регистр данных.

Рис. 6.1

Накопитель ППД организован в виде матрицы ячеек, состоящих из запоминающего элемента (ЗЭ), хранящего 1 бит информации и имеющего свой адрес, определяемый адресом строки (RAS - Row Address) и адресом столбца (CAS – Column Address). Они хранятся в регистрах адреса строки и адреса столбца, связанных со своими дешифраторами (Дш), к выходам которых подсоединены ЗЭ матрицы, расположенные на пересечении соответсвующих строки и столбца. Совокупность ЗЭ, логических схем выбора строк и столбцов и логики интерфейса образуют интегральную микросхему (ИМС) памяти.

В случае реализации ЗЭ на основе конденсатора и запирающего ключа ППД называется динамической (DRAM – Dynamic RAM) и требует регенерации, а в случае реализации ЗЭ на основе триггера ППД называется статической (SRAM – Static RAM) и сохраняет информацию, пока подается питание. Динамическая ППД - более дешевая и медленная, но имеет большую емкость, а статическая ППД - более быстрая, дорогая и ввиду малой емкости применяется только как быстрая буферная память (память типа Кэш).

Режимы работы ППД

Для повышения быстродействия обращения к памяти применяются различные режимы работы ИМС памяти, позволяющие: исключить повторные указания адреса строки, выполнять передачу данных по обоим фронтам импульса спхронизации и выполнять групповую (пакетную) передачу данных, требующую задания адреса столбца только для 1-го данного пакета. В качестве примеров ускоренных режимов обращения к памяти можно привести:

1. Режим быстрого страничного доступа FPM (Fast Page Mode) - режим, при котором при многократном последовательном обращении к одной и той же строке номер строки задается только первый раз, а кроме того адрес столбца меняется по заднему фронту сигнала RAS (системная шина меньше двадцати пяти мегагерц).

2. Режим удвоенной скорости DDR (Double Data Rate) – передача данных по обоим фронтам импульса синхронизации.

3. EDO (Extended Data Out) - режим при котором адресация нового столбца осуществляется до завершения предыдущего, производительность повышается примерно вдвое (системная шина от пятидесяти до шестидесяти мегагерц).

4. SDRAM (Synchronous Dynamic RAM), ориентирована на обработку пакетов из четырех 32-битных или 64-битных слов, отличается общей синхронизацией управляющих сигналов от общего сигнала (системная шина выше семидесяти пяти мегагерц).

5. RDRAM (Rambus Direct RAM) – режим, сочетающий DDR с асинхронным блочно-ориентированным протоколом передачи, при котором передача данных между контроллером и памятью передается пакетами.

Более подробные сведения по различным режимам обращения к ППД можно получить в [1,2].

6.5. Блочная организация основной памяти.

Емкость основной памяти в современных компьютерах слишком велика, чтобы ее можно было реализовать на одной ИМС. Кроме того, разрядность ячеек ИМС памяти, как правило, меньше разрядности слов в ВМ. Поэтому для получения основной памяти требуемой разрядности несколько ИМС объединяют в модуль памяти. Затем несколько модулей объединяют в банк памяти, имеющий требуемую разрядность, но еще недостаточную емкость. Наконец, несколько банков памяти объединяют для получения основной памяти требуемой емкости. Объединение банков производится по блочному принципу. При этом для памяти, состоящей из В банков адрес А ячейки памяти преобразуется в пару (b, w), где b – номер банка, а w – адрес ячейки внутри банка. Распределение разрядов адреса А между частями b и w может распределяться следующим образом:

1. Старшие разряды адреса А определяют номер банка b, а младшие – адрес w ячейки в банке; такая организация называется чисто блочной;

2. Номер банка определяется по правилу b = A mod B, а адрес ячейки w = A div B; такая блочная организация называется циклической и для нее младшие разряды адреса А определяют номер банка b, а старшие – адрес w ячейки в банке.

Примеры структур блочной организации ОП для памяти емкостью 512 слов, состоящей из 4-х банков, показаны для чисто блочной схемы - на рис. 6.2, а для циклической блочная схемы - на рис. 6.3.

А w- адрес ОП (0-511)

Дешифратор номера банка памяти

b - номер банка (0-3)

РА Памяти

Блок управления

Запрос А_8..А₀

Мультиплексор

ШУ ША ШД

A = (b , w), b = [7 - 8 ] – адрес банка, w = [0 - 6] - адрес слова в банке

Рис. 6.2 Чисто блочная организация ОП

В функциональном отношении такая память может рассматриваться как единое ЗУ, емкость которого равна суммарной емкости банков, а быстродействие соответствует быстродействию одного банка.

Дешифратор номера банка памяти

А_1, А₀

А_8..А₂

РАП-0

РАП-1

РАП-2

РАП-3

Блок упра- вле-ния

РгД-0

РгД-1

РгД-2

РгД-3

Зап А_8..А₀

Мультиплексор

рос

ШУ ША

ШД

A = (w, b), b = [0 - 1] - адрес банка, w = [2 - 8] - адрес слова в банке

Рис.6.3 Циклическая блочная организация ОП (память с чередованием адресов)

Циклическая блочная организация использует принцип расслоения памяти или чередование адресов (interleaving) для параллельного доступа к смежным ячейкам памяти, размещаемым в различных банках. Поскольку в каждом такте на шине адреса задается адрес только одной ячейки, квазипараллеьное обращение производится со сдвигом на 1 такт. Адрес ячейки запоминается в индивидуальном регистре адреса (РАП) и дальнейшие операции по доступу к ячейкам каждого банка протекают независимо. Среднее время доступа к ОП может сокращаться почти в В раз. Поэтому в функциональном отношении такая память может рассматриваться как единое ЗУ, емкость которого равна суммарной емкости банков, а быстродействие соответствует быстродействию одного банка, помноженному на число банков.