Материал: 8laboratornaya_данные_удалены

Рисунок 1.4.6 – Моделирование в режиме Functional

Рисунок 1.4.7 – Моделирование в режиме Functional

Рисунок 1.4.8 – Моделирование в режиме Functional

Результаты совпадают с таблицей плана моделирования, что говорит о том, что все выполнено верно. Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

16

1.5 КОД НА HDL

На рисунках 1.5.1 – 1.5.4 представлен код схемы вычислительного блока,

написанного на языке описания аппаратуры System Verilog. Схема описана поведенчески и также включает в себя три основных блока: входной блок,

операционный блок и выходной блок. Также присутствуют и пути соединения блоков.

Рисунок 1.5.1 – Код на HDL (1)

17

Рисунок 1.5.2 – Код на HDL (2)

Рисунок 1.5.3 – Код на HDL (3) 18

Рисунок 1.5.4 – Код на HDL (4)

На рисунках 1.5.5, 1.5.7, 1.5.10 и 1.5.11 представлен каждый блок кода по отдельности.

Рисунок 1.5.5 – Входной блок

19

Он записывает данные поступающие по внешнему синхроимпульсу

C_ext, а также считает количество операций по тому же синхроимпульсу. На выходе у него записанные данные, код операций, а также значение счётчика. На рисунке 1.5.6 представлена схема из RTL Viewer для данной части устройства.

Рисунок 1.5.6 – Схема из RTL Viewer входного блока

20