Материал: 8laboratornaya_данные_удалены

Рисунок 1.6.2 – Моделирование в режиме Timing

Рисунок 1.6.3 – Моделирование в режиме Timing

Рисунок 1.6.4 – Моделирование в режиме Timing

Рисунок 1.6.5 – Моделирование в режиме Functional

26

Рисунок 1.6.6 – Моделирование в режиме Functional

Рисунок 1.6.7 – Моделирование в режиме Functional

Рисунок 1.6.8 – Моделирование в режиме Functional

Результаты совпадают с таблицей плана моделирования, что говорит о том, что все выполнено верно. Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

27

Заключение

В ходе выполнения лабораторной работы были спроектирован и реализован вычислительный блок, в котором приём входных данных осуществляется параллельным кодом с их синхронизацией по отдельной линии по заднему фронту сигнала. Вычислительный блок выполняет операцию согласно коду операции: 00 – операция не производится, на выход передаётся значение счётчика выполненных операций; 01 – кодирование двоичного числа в

4b5b-кода; 10 – над 3-х разрядными А и В выполняется логическая побитовая операция 3-х разрядный результат подаётся на выход; 11 – над 3-х

разрядными А и В выполняется арифметическая операция сложения, 3-х

разрядный результат подаётся на выход. Устройство имеет вход синхронного сброса, который сбрасывать все буферы. После получения логической единицы по линии «read» устройство производит выдачу полученных результатов последовательным кодом старшими разрядами вперёд. Синхронизация передаваемых разрядов осуществляется передним фронтом внутреннего синхросигнала. Для данного устройства была сделана функциональная схема,

написан код на языке описания аппаратуры System Verilog, а также произведено моделирование в обоих случаях.

Также получены навыки совместно применять устройства средней степени интеграции.

28