Материал: AMBA_v30_AXI_v10

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Index-2

Copyright © 2003, 2004 ARM Limited. All rights reserved.

ARM IHI 0022B

AXI protocol

features   1-2

B

BID   2-5

out-of-order transactions   8-2

Big-endian data structures   9-5
BREADY   2-5

default value   3-4
timing example   1-9

BRESP   2-5

encoding   7-2
in exclusive accesses   6-6
timing example   1-9

Bufferable attribute   1-11

selecting   5-2

Burst

address   4-7
length   4-7

Burst length   4-3

encoding   4-3

Burst size   4-4

encoding   4-4

Burst type   4-5

encoding   4-5
fixed   4-5
incrementing   4-5
wrapping   4-6

BVALID   2-5

reset requirements   11-2
timing example   1-9

Byte lane strobes   1-5

see also

 WSTRB

Byte lanes

eight-bit transfer example   9-4
32-bit transfer example   9-4

Byte-invariant endianness   9-5

C

Cache

support   5-2

Cache encoding   5-3
Cacheable attribute   1-11

selecting   5-2

CACTIVE   2-8

timing example   12-4, 12-5

Channel register insertion   1-6
Clock   11-2
Completion signaling   1-5, 7-2, 7-4, 7-5

see also

 BRESP

see also

 RRESP

Conventions

signal naming   xvii
timing diagram   xvi
typographical   xv

CSYSACK   2-8

timing example   12-4, 12-5

CSYSREQ   2-8

timing example   12-4, 12-5

D

Data bus

narrow transfers   9-4
width   1-5

DECERR response   7-2, 7-5
Decode error

see

 DECERR response

Direct memory access

see

 DMA

DMA, support   1-2

E

Exclusive access

selecting   6-2
slave support logic   6-3

Exclusive access response

see

 EXOKAY response

EXOKAY response   6-3, 6-5, 7-2, 7-4

F

Fixed bursts   4-5

byte lanes   4-4, 4-8
start address   4-7

G

Global signals   2-2

H

Handshake

address channel   3-2
read address channel   3-4
read data channel   3-2, 3-5
signal dependencies   3-7
timing example   3-3
write address channel   3-3
write data channel   3-2, 3-4
write response channel   3-2, 3-4

I

Incrementing bursts

byte lanes   4-4, 4-8
increment value   4-5
narrow   4-4
start address   4-7

Interconnect

combining data streams   8-6
implementations   1-6
locked accesses   6-7
out-of-order transactions   1-9, 8-6
realigning address and data   3-6

Interleaved transactions

see

 Out-of-order transactions

L

Little-endian data structures   9-5
Locked access

interconnect   6-7
selecting   6-2

Low-power interface

signals   2-8

M

Master slave handshake   1-4, 1-7, 3-2

timing example   3-2, 3-3

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ARM IHI 0022B

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N

Normal access success

see

 OKAY response

O

OKAY response   6-4, 6-5, 7-2, 7-4
Out-of-order transactions   1-3, 1-9

from one master   8-3
interconnect   1-9, 8-2
write reorder depth   8-6

P

Parallel transaction processing   1-6, 

1-8, 8-2

Peripheral clock control   12-3
Protection

encoding   5-6

Protection level

selecting   5-5

R

RDATA   2-7

timing example   1-7, 1-8

Read address channel

handshake   3-4
signals   2-6

Read allocate attribute

selecting   5-2

Read data channel   1-3

definition   1-5
handshake   1-4, 3-2, 3-5
signals   2-7

Read ID tag

see

 RID

Register insertion   1-6
Reset   11-2
Response signaling   7-2
RID   2-7

out-of-order transactions   8-2
uniqueness   8-9

RLAST   2-7

timing example   1-7, 1-8

RREADY   2-7

default value   3-5
timing example   1-7, 1-8

RRESP   2-7

encoding   7-2
in exclusive accesses   6-6

RVALID   2-7

reset requirements   11-2
timing example   1-7, 1-8

S

Signal naming conventions   xvii
Signals

global   2-2
low-power interface   2-8
read address channel   2-6
read data channel   2-7
write address channel   2-3
write data channel   2-4
write response channel   2-5

Slave error response

see

 SLVERR response

SLVERR response   7-2, 7-4

T

Timing diagram conventions   xvi
Transaction attributes   1-11
Transaction ID tag   1-9, 1-10

interconnect   8-9

see also

 ARID and AWID

see also

 RID

see also

 WID

Transaction order

read transactions   8-4
rules   8-3

see also

 Out-of-order transactions

write data interleaving   8-6
write reorder depth   8-6
write transactions   8-5

Typographical conventions   xv

U

Unaligned transfers   10-1

examples   10-3, 10-4
signaling unaligned start address   

10-2

V

Virtual masters   1-10

W

WDATA   2-4

timing example   1-9

WID   2-4

out-of-order transactions   8-2
uniqueness   8-9

WLAST   2-4

timing example   1-9

Wrapping bursts

byte lanes   4-4, 4-8
length   4-3, 4-6
narrow   4-4
start address   4-6, 4-7
wrap boundary   4-6, 4-7

WREADY   2-4

timing example   1-9

Write address channel

handshake   3-3
signals   2-3

Write allocate attribute

selecting   5-2

Write data channel   1-3

byte lane strobes   1-5
definition   1-5
handshake   1-4, 3-2, 3-4
signals   2-4

Write data interleaving depth   8-6
Write ID tag

see

 WID

Write response channel   1-3

definition   1-5
handshake   1-4, 3-2, 3-4
signals   2-5

Write strobe signals

see

 WSTRB

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Write transactions

completion signaling   1-5

WSTRB   2-4

byte lane mapping   9-3

WVALID   2-4

reset requirements   11-2
timing example   1-9