Материал: LS-Sb87104

После расчета d1i и d1j значения скорости и периода необходимо преобразовать в двоичную или шестнадцатеричную систему для последующей загрузки в PCT, пример такого перевода приведен в табл. 2.3.

3. ВЫБОР ЭЛЕМЕНТОВ ПРИНЦИПИАЛЬНОЙ СХЕМЫ

3.1. Выбор элементной базы

По заданию счетчики и контроллер клавиатуры должны выполняться на ПЛИС (программируемые логические интегральные схемы) фирмы Altera.

ПЛИС семейства MAX7000 являются первыми сложными CPLD (CPLD – complex programmable logic devices) фирмы Altera, выполненными по техно-

логии ПЗУ с электрическим стиранием (EPROM). В настоящее время выпус-

каются ПЛИС MAX7000, MAX7000A, MAX7000B, MAX7000E, MAX7000S.

Семейства MAX7000A и MAX7000B рассчитаны на работу в системах с напряжением питания 3.3 и 2.5 В соответственно, ПЛИС MAX7000S является

- 11 -

y1, сигнал же x2 не изменяется на интервале работы MvT0 , поэтому на вход R триггера с выходом Q7 в этом случае следует подать сигнал x2 .

Схему выполним на макроэлементах (МЭ) фирмы Altera, используя графический режим и используя макроэлементы (МЭ), предоставляемые папка-

ми Prim, Mf (megafunction), Edif (electronic design interchange format) и mega_LPM:74161. Двоичный 4-разрядный счетчик выполнен на макроэлементе 74161, а D-триггеры – на макроэлементе 7474 (два D-триггера с пря-

мым Q и инверсным Q выходами; инверсные сигналы обозначаются как QN). На рис. 3.1 представлена синтезированная схема; временные диаграммы, приведенные на рис. 3.2, поясняют работу счетчика. Пока сигнал x1 = 0, в счетчик записывается число d = 11, и счетчик имеет 5 внутренних состояний: 11, 12, 13, 14 и 15, т. е. делит на 5. С каждым приходом сигнала x1 = 1 в счетчик записываются числа d = 10 при x2 = 1 ( x2 = 0) или d = 12 при x2 = 0 ( x2 = 1), при этом происходит изменение коэффициента деления на 6 или на

4соответственно.

Врассмотренном счетчике основное влияние на максимально допустимое значение частоты тактового сигнала H оказывают задержки в счетчике и

ЛЭ НЕ сигнала переноса P4, а также задержка в триггерах, формирующих данные. Время переходных процессов в синхронных автоматах не должно превышать периода тактового сигнала, поэтому указанная задержка резко снижает максимальное значение частоты тактового сигнала. Для определения

Рис. 3.1. Счетчик с тремя модулями пересчета Mv = 4, 5 и 6

- 14 -

Рис. 3.2. Временные диаграммы работы счетчика по mod 4, 5, 6

граничной частоты тактового сигнала подсчитаем значения длительностей переходных процессов в схемах, формирующих сигналы L = 0 и сигналы данных, загружаемых в счетчик (эти значения берутся при моделировании в пакете Max+plus II. Формирование сигнала L = 0 (в наносекундах):

t зL = t зP4 + t зНЕ = 7.4 + 5 = 12.4,

а формирование данных (в наносекундах):

t зD0,1,2 = t зP4 + t зТР = 7.4 + 2.8 = 10.2.

Наибольшее значение задержки в 12.4 нс ограничивает частоту тактового сигнала величиной fmax = 80 МГц. В табл. 3.4 представлены задержки, получаемые при временном анализе (Delay Matrix).

Используя результаты временного анализа (максимальная задержка формирования данных D2-0 составляет 7.8 нс), позволяет считать максимальную частоту работы делителя 120 МГц, хотя в результате анализа указывается частота 93.45 МГц, что можно объяснить лишъ тем, что имея два тактовых сигнала CLK и сигнал x1 , анализатор при вычислении минимального периода тактовой частоты производит сложение величины задержки данных относительно сигнала CLK и задержки сигнала Q4 относительно сигнала x1 .

Поэтому граничную частоту следует считать равной 1/7.8 128 МГц. Увеличить быстродействие счетчика с программируемым модулем пере-

счета можно с помощью дополнительного D-триггера [3], используемого для задержки сигнала переноса P4 на один такт (рис. 3.3). В этом случае модуль

- 15 -