Материал: Проблемы обеспечения надежности и качества приборов, устройств и систем

Рис. 2. Иерархия компонентов семейства.

Иерархическое разветвление внутри функционального семейства означает, что для достижения более высокого иерархического уровня (то есть более жёстких требований, чем в компоненте, являющемся корнем разветвления) необходимо реализовать требования компонентов из каждой ветви разветвления.

Помимо этого компоненты могут зависеть и от компонентов других семейств и классов. При этом зависимый компонент для осуществления своих функций нуждается в реализации функций компонента, от которого он зависит. Классификационная структура требований стандарта, обобщающая опыт ведущих специалистов в области информационной безопасности, может значительно облегчить основные этапы построения СЗИ НСД, среди которых анализ архитектуры компьютерной системы, выявление уязвимых элементов, анализ и классификация возможных угроз информации, оценка текущего уровня информационной безопасности, разработка политики безопасности, формирование перечня детальных требований и непосредственная разработка с учётом всех требований и влияющих факторов [3].

В САПР СЗИ НСД требования «Общих критериев» могут содержаться в базе данных, структура которой должна соответствовать структуре стандарта с учётом иерархии и зависимостей компонентов. Эти сведения могут быть использованы для формулировки требований к проектируемой СЗИ НСД в виде ПЗ или ЗБ после анализа исходных данных. Оценка проектируемой системы, заключающаяся в проверке целостности и непротиворечивости совокупности реализованных функций безопасности в смысле соответствия их структуре требований стандарта, может быть использована в задаче принятия решений структурного синтеза СЗИ НСД [4]. В качестве различных вариантов могут выступать как ранее разработанные СЗИ НСД, так и отдельные программные и программно-технические блоки, сведения о которых имеются у САПР.

Литература

1. ГОСТ Р ИСО/МЭК 15408-2002 Информационная технология. Методы и средства обеспечения безопасности. Критерии оценки безопасности информационных технологий. – Москва: ГОССТАНДАРТ. – 2002.

2. Основы информационной безопасности: Учебник для высших учебных заведений МВД России / Под ред. В.А. Минаева и С.В. Скрыля. - Воронеж: Воронежский институт МВД России, 2001. – 464 c.

3. Рогозин Е.А. Методы и средства анализа эффективности при проектировании программных средств защиты информации / Е.А. Рогозин, О.Ю. Макаров, А.В. Муратов и др. // Монография. – Воронеж: Воронеж. гос. техн. ун-т, 2002. – 125 с.

4. Рогозин Е.А. Методы и средства автоматизированного управления подсистемой контроля целостности в системах защиты информации / Е.А. Рогозин, О.Ю. Макаров, В.И. Сумин и др. // Монография. – Воронеж: Воронеж. гос. техн. ун-т, 2003. – 165 с.

Военная академия ВКО имени Г.К. Жукова

Рис.4.

Принципиальная электрическая схема УЛТ

УДК 681.3

М.В Попова, А.И. Мушта

МОДЕЛИРОВАНИЕ ЦИФРОВОГО УСТРОЙСТВА НА RTL УРОВНЕ

Представлен и реализован на примере полного сумматора алгоритм работы с программой моделирования цифровых устройств на базе RTL описания.

Постановка задачи

В настоящее время разработка цифровых схем для 3D изделий осуществляется согласно методологии логического синтеза. Одним из этапов проектирования схем является написание и отладкам RTL кода. САПР Cadence имеет в своем составе приложение Verilog-NC, использующееся для моделирования как на RTL-, так и на вентильном уровне.

Реализация задачи

Настройка рабочей среды NCLaunch.

Приложение Verilog-NC запускается командой «nclaunch» в терминальном окне, открытом из рабочего каталога. В результате выполнения команды откроется окно, показанное на рис.1.

Рис. 1. Приложение NCLaunch

В левой части окна расположены все рабочие каталоги, содержащие исходный RTL код, а также тестовое окружение (testbench). Правая часть окна содержит все рабочие директории, в том числе текущую worklib, иконка папки которой представлена в виде строительной каски желтого цвета. В самом низу списка директорий расположена папка рабочих сеансов. В нижней части окна NCLaunch отображаются выполняемые команды и процессы в текстовом виде, а также статусная информация выполненных процессов [1].

Для открытия и редактирования файла необходимо выбрать нужный файл и нажать кнопку Edit the currently selected file (редактирование выбранного файла)

После работы с файлом, его необходимо скомпилировать. Это можно сделать либо два раза кликнув на него, либо нажать кнопку Launch Verilog Compiler with current selection (запуск компилятора с данным выбором) .

Скомпилированные файлы появятся в рабочей папке worklib. Если в процессе компиляции будут появляться ошибки, они будут отображаться в нижней части окна NCLaunc.

После успешного выполнения компиляции всех требуемых файлов перед началом моделирования требуется создать нетлист общей схемы в формате базы данных приложения NCLaunch. Для этого необходимо выполнить команду из меню «Tools/Elaborator» окна NCLaucnh. При этом на экран будет выведено окно, показанное на рис. 2.

Рис. 2. Окно Elaborate приложения NCLaunch

В верхней строке Design Unit необходимо задать название головного модуля среды окружения. Обычно головным модулем является testbench-файл. После нажатия на клавишу «OK» или «Apply» будет сформирован рабочий сеанс, т.е. собрана схема на основе скомпилированных ранее файлов. Статус процесса формирования отображается в нижней части окна. В случае обнаружения ошибок данные о месте и статусе ошибок будут отображены также в виде текстовой информации в нижней строке окна NCLaunch.

В случае нахождения ошибок необходимо исправить их, скомпилировать заново все файлы, подвергшиеся редактированию, и повторить создание рабочего сеанса.

После того, как все файлы будут успешно скомпилированы необходимо собрать базу для последующего моделирования. Для этого в директории worklib необходимо найти самый верхний модуль (testbench), выбрать его и нажать на кнопку Launch Elaborator with current selection (запуск выбранной разработки) .

После успешной сборки модели, появится соответствующий пункт в категории Snapshots (снимки). Необходимо выбрать соответствующее моделирование и нажать кнопку Launch Simulator with current selection (запуск моделирования)

Моделирование в приложении NCLaunch

Для начала моделирования по описанному алгоритму создадим файл с Verilog-кодом полного сумматора, который представлен на рис. 3.

Рис. 3. Verilog-код полного сумматора

Полный одноразрядный сумматор выполняет операцию арифметического сложения двух одноразрядных чисел A и B с учетом переноса из младшего разряда CY_IN_-1. Он имеет три входа и два выхода [3]. Схема полного сумматора представлена на рис. 4.

Рис. 4. Схема полного сумматора

А – первое слагаемое;

В – второе слагаемое;

CY_IN_-1 – перенос из младшего разряда;

CY_OUT – перенос в старший разряд;

Работа полного одноразрядного сумматора задается таблицей истинности:

Из таблицы истинности полного одноразрядного сумматора очевидно, что на выходе суммы Sum формируется единица, а на выходе переноса CY_OUT – нуль при наличии единицы на одном из входах A, B или CY_IN_-1. При наличии единиц на любых двух из трех входов полного сумматора, на выходе Sum будет нуль, а на выходе CY_OUT – единица. При наличии на всех трех входах логических единиц, на обоих выходах сумматора присутствуют единицы. При нулях на всех трех входах выходы также принимают нулевые состояния.

После запуска моделирования откроется окно, представленное на рис. 5.

Рис. 5. Окно Design Browser приложения SimVision

В левой части окна Design Browser отображается проект в виде иерархически вложенных папок, представляющих собой блоки схемы. В правой части окна отображаются сигналы, входящие в состав блока: входные, выходные, внутренние. Выделив мышью требуемые сигналы, необходимо нажать клавишу . При этом на экран будет выведено окно симуляции Waveform приложения SimVision. Выделенные сигналы будут добавлены в список сигналов, расположенный в левой части окна Waveform. Окно Waveform имеет ряд функциональных клавиш, располагаемых непосредственно под основным меню. Эти клавиши необходимы для быстрого выполнения основных, часто используемых команд.

На рис. 6 представлено окно Waveform с результатами моделирования в виде графиков.

Симуляция начинается непосредственно при нажатии на клавишу начала моделирования и останавливается в назначенное в тесте время или вручную при нажатии клавиши паузы. Во время симуляции на экран выводятся графики сигналов, которые могут быть представлены в виде отдельных сигналов или группы сигналов. Если график представлен в виде группы сигналов или шины, то способ выдачи информации на графике можно изменять. Доступны следующие виды выводимой информации: бинарный вид, десятичное представление, шеснадцатиричный вид, текстовая информация ASCII.

Рис. 6. Окно отображения результатов моделирования Waveform приложения Simvision

При нажатии на кнопку , показывается выделенный сигнал на электрической схеме. Схема приложения Simvision изображена на рис. 7.

Рис. 7. Окно отображения результатов

моделирования Schematic Tracer приложения SimVision

Таким образом, после моделирования, можно сделать вывод, что RTL-модель полного сумматора описана верно, так как временные диаграммы соответствуют таблице истинности.

Заключение. Предложена последовательная настройка и работа со средой моделирования NCLaunch. С использованием языка Verilog реализована модель полного сумматора, представлена его работа.

Литература

1 Cadence. NCLaunch. User Guide. V 5.7, 2008.

2 Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппа­ратуры. – М.: СОЛОН-Пресс, 2003. – 320 с.

3 Новожилов О.П. Основы цифровой техники. Учебное пособие. –М.: РадиоСофт, 2004, 526 с.

УДК 681.3

М.А. Цуканова, В.А. Кондусов

Измеритель амплитудно-частотных

характеристик на базе пк

Рассматривается устройство, предназначеное для измерения и наблюдения в режиме реального времени на экране компьютера АЧХ различных четырехполюсников на частотах от 50 кГц до 50 МГц.

Разработанное устройство предназначено для измерения и наблюдения в режиме реального времени на экране компьютера АЧХ различных четырехполюсников на частотах от 50 кГц до 50 МГц. Кроме того, прибор можно использовать как генератор сигналов [1].

Функциональная схема измерителя АЧХ показана на рисунке 1.

Прибор подключают к компьютеру через USB-разъем и включают специальную программу. Для измерения АЧХ четырехполюсника выбирают режим генератора качающейся частоты [1]. Сигнал от компьютера, преобразованный микросхемой FT245RL, поступает на микроконтроллер PIC16F72-P, который выдает значение частоты на цифровой синтезатор AD9850BRS в виде последовательного кода. Синтезатор в качестве опорной частоты использует частоту интегрального кварцевого генератора. Далее сигнал поступает на фильтр нижних частот (ФНЧ) с частотой среза 50МГц, а затем – на операционный усилитель AD8056. Напряжение 9В, сформированное DC/DC преобразователем MAU207, питает этот операционный усилитель. Усиленный сигнал поступает на вход исследуемого прибора. Выход исследуемого прибора подключают к блоку детекторов, в который входят линейный (AD8361) и логарифмический детектор (AD8310ARM). Выбор детектора осуществляется программно. Операционный усилитель LM358N служит для согласования уровней напряжений и выходного сопротивления детекторов со встроенным в микроконтроллер АЦП. На стабилитроне, транзисторе, двух резисторах и конденсаторе собран регулируемый источник опорного напряжения для АЦП. Полученный цифровой сигнал поступает через преобразователь интерфейса в компьютер, на экране которого выводится АЧХ прибора.

ПК

Микроконтроллер

PIC16F72-P

АЦП

Прямой цифровой синтезатор

AD9850BRS

Преобразователь

интерфейса FT245RL

Интегральный

кварцевый

генератор

Фильтр нижних

частот

Регулируемый источник опорного напряжения

С23

Операционный усилитель

AD8056

DC/DC

Преобразователь

MAU207

+5В

ИП