Материал: Разработка и прототипирование цифровых устройств на языках VHDL и Verilog. Барабанов В.Ф., Гребенникова Н.И

Для создания тестовой оболочки нужно выбрать пункт меню Project -> New Source, и указать тип модуля Verilog Test Fixture или VHDL Test Bench, в зависимости от языка, использованного для описания тестируемой модели. Затем нужно указать имя тестового модуля и нажать Next. В открывшемся окне необходимо выбрать модуль, для которого требуется создать тестовое окружение, нажать Next, и затем

Finish.

После этого шаблон тестового модуля будет добавлен в проект (пример тестового модуля представлен на рис. 1.10).

Рис. 1.10. Пример тестового модуля

Далее необходимо задать последовательность внешних сигналов для тестирования разработанного модуля.

11

Пример последовательности внешних сигналов для тестирования модели D-триггера представлен на рис. 1.11.

Рис. 1.11. Пример последовательности внешних сигналов

12

Запуск теста выполняется следующим образом. Выделяем одинарным щелчком мыши тестовый модуль (рис. 1.12).

Рис. 1.12. Запуск теста

Затем, в меню Processes запускаем симулятор двойным щелчком мыши (рис. 1.12).

13

Рис. 1.13. Запуск теста

Если при описании модуля не было допущено ошибок, то запустится окно симулятора (см. рис. 1.14). Для отображения всей временной диаграммы воспользуемся кнопками управления масштабом.

14

Рис. 1.14. Окно симулятора

1.3.Задание на лабораторную работу

1)Разработать модель цифровой схемы на языках Verilog HDL и VHDL согласно выбранному варианту.

2)Разработать тестовую оболочку для полученных моделей.

Варианты заданий:

Вариант 1

15