Материал: Разработка и прототипирование цифровых устройств на языках VHDL и Verilog. Барабанов В.Ф., Гребенникова Н.И

Таблица 2

Соответствие выводов ПЛИС переключателям

Определение соответствия входных и выходных портов разработанной модели цифрового устройства и выводов ПЛИС производится в файле пользовательских ограничений (*.ucf). Процесс его создания будет рассмотрен далее.

При выделении модуля верхнего уровня в окне представления иерархической структуры проекта (в режиме Implmentation), в окне «Processes» становятся доступны действия, показанные на рис. 2.1.

Рис. 2.1. Действия в окне Process

Основные операции над модулем верхнего уровня [1]

1. Synthesize – выполняется синтез кода: проводится проверка синтаксиса, синтез принципиальной схемы на уровне регистровых передач (register transfer level, RTL). На данном этапе код модели анализируется, и представляется в базисе имеющихся на выбранном кристалле схемы ресурсов (элементов памяти, генераторов логических функций, триггеров, матриц коммутации цепей и т.п.) Т.е. условные RTL компоненты упаковываются в ресурсы заданного кристалла ПЛИС без размещения компонентов в кристалле.

21

2.Implement Design – выполняет задачу размещения полученных после синтеза компонентов на заданном кристалле, учитывая пользовательские ограничения, заданные

вфайле «*.ucf». На этом этапе происходит оптимизации проекта, и привязка сигналов к выводам ПЛИС;

3.Generate Programming File – используя полученное в предыдущем пункте размещение на кристалле, генерируется файл прошивки ПЛИС («*.bit»);

4.Configure Target Device – САПР находит доступные программаторы, производит загрузку заданной прошивки в ПЛИС.

Для конфигурирования интегральной схемы необходимо располагать специальными аппаратными средствами: программатором, с интерфейсом JTAG для соединения с ПЛИС. Программатор должен быть подключен к компьютеру специальными кабелями (в случае комплекта Spartan 3 Starter Kit подключение программатора осуществляется через LPTпорт).

Рассмотрим процесс создания файла пользовательских ограничений (*.ucf). Выберем пункт меню Tools->PlanAhead- >I/O Pin Planning (рис. 2.2).

Рис. 2.2. Процесс создания файла пользовательских ограничений

22

После этого появится предупреждение о необходимости создания файла ограничений (UCF). Нажмите YES (рис. 2.3).

Рис. 2.3. Предупреждение о необходимости создания файла ограничений

Дождитесь запуска приложения PlanAhead. Нажмите на ячейку таблицы, находящуюся на пересечении столбца Site и строки c именем входного/выходного сигнала модели. В выпадающем списке выберите имя используемого контакта на ПЛИС (рис. 2.4).

Когда настройка завершена, сохраните изменения и закройте приложение PlanAhead. Убедитесь, что в проект был добавлен файл с расширением *.ucf содержащий описание соответствия сигналов модели и выводов ПЛИС (рис. 2.5).

23

Рис. 2.4. Выбор имени используемого контакта

Рис. 2.5. Описание соответствия сигналов модели

24

Нажмите левой кнопкой на имени файла верхнего уровня в иерархическом представлении проекта, затем дважды кликните по значку Synthesize – XST.

Дождитесь завершения этапа синтеза проекта (рис. 2.6).

Рис. 2.6. Факт завершения этапа синтеза проекта

25